专利名称：用于可配置数据路径接口的方法和装置的制作方法
技术领域：
本发明通常涉及数据通信，并且具体涉及可配置的数据路径接口。
背景技术：
数据通信设备包括经由接口互相耦合的多个部件。存在几种不同类型的接口。这些接口根据各种不同的属性而彼此不同，所述不同属性例如是数据速率、数据比特的数目、其冗余或缺乏、时钟、电子信号特征等。假设存在许多可能的不同属性，则为各种类型的数据通信设备提供合适的接口会很复杂。
设计现代路由器和交换机中的高数据速率线路处理卡的挑战之一是通常到这些线路处理卡的接口用于具有不同标准接口的介质。由于以下事实而使这一问题更复杂与该物理接口相关联的部件通常位于物理上与关联于线路处理卡的部件不同的印刷电路板上(例如为了灵活性和重复使用)。当需要线路卡冗余时(这通常是运营级环境中的情况)会产生额外的复杂度。现代的高数据速率数据路径标准，如System Packet Interface Level4，Phase 2(SPI4.2)，并未解决所有这些问题，这因而复杂化了设备的设计并且导致取决于介质类型的不同接口转换功能。
当前的高数据速率(例如10吉比特每秒(10Gbps或10G))物理接口，例如SPI4.2，不具有足够的灵活性来适应各种不同的带宽(例如10G、5G、2.5G)和数据路径宽度(例如16比特、8比特)而不会浪费容量或需要速度下降(流量控制)。例如，SPI4.2规定了16个数据比特和1个时钟信号。尝试针对冗余的2.5G线路处理卡使用10G SPI4.2接口，需要在该卡上进行流量控制以达到50％的速度下降。
图1是说明已知数据通信设备的框图。输入/输出(I/O)卡101经由中间背板(midplane)104上的耦合103而耦合到线路卡102。I/O卡101包括I/O电路105，其经由耦合109而耦合到现场可编程门阵列(FPGA)106。线路卡102包括数据处理块108，其经由耦合110而耦合到FPGA 107。I/O卡101的FPGA 106经由耦合103而耦合到线路卡102的FPGA 107。
线路卡102的结构会复杂化冗余接口的实现。例如，冗余线路卡111包括线路卡块112和低压差分信令(LVDS)收发信机116和117。线路卡块112包括数据处理块113、FPGA 114和FPGA 115。数据处理块113经由耦合118而耦合到FPGA 114，并且经由耦合119而耦合到FPGA 115。FPGA 114经由耦合120而耦合到LVDS收发信机116。FPGA 115经由耦合121而耦合到LVDS收发信机117。LVDS收发信机116耦合到耦合122，而LVDS收发信机117耦合到耦合123。
如所说明的，FPGA 114和115的分别实现，以及LVDS收发信机116和117的分别实现，复杂化了该结构的线路卡的设计，并且也抑制了利用单个线路卡设计的多个接口的实现。因此，规模和范围经济以及高效产品系列化的潜力，都受到这种结构的限制。
因此，需要一种技术来有效地提供能够适合各种不同数据通信设备的接口。
通过参考附图，本发明可以得到更好的理解，并且其特征对本领域技术人员将变得显而易见。
图1是说明已知数据通信设备的框图；图2是说明根据本发明至少一个实施例的数据通信设备的框图；图3是说明根据本发明至少一个实施例的具有冗余线路处理卡的数据通信设备的配置的框图；图4是说明根据本发明至少一个实施例的被配置用于冗余操作的数据通信设备的框图；图5是说明根据本发明至少一个实施例的用于提供线路处理卡的过程的流程图；图6是说明本发明的实施例在网络中的实现的框图；
图7是说明时钟抖动的时序图；图8是说明信号上升时间的时域图；图9是说明根据信号的傅里叶级数分析的频谱内容的频域图；图10是说明时钟信号和参考按照SDR和DDR的时钟信号所采样的数据的时序图；图11是说明数据业务和控制业务的时序图。
相同的参考标记在不同附图中表示相似或相同的部分。
具体实施例方式
提供了一种用于提供可配置数据路径接口的方法和装置。根据本发明的至少一个实施例，一个或多个线路处理卡可以被配置用来支持具有各种不同属性的接口，所述属性例如是数据速率、数据比特的数目、其冗余或缺乏、时钟、电子信号特征等。例如，在冗余或非冗余配置中，能够利用双缘(dual edge)(例如双倍数据速率(DDR))时钟在16比特宽的数据路径(例如数据总线)上至少处理10吉比特每秒(Gbps)的线路处理卡，可以被配置用来按照所述属性或其它属性进行操作，所述其它属性例如是其它数据速率(例如5Gbps或2.5Gbps)、其它数据路径宽度(例如8比特)和/或其它时钟技术(例如单倍数据速率(SDR))。
通过使接口能够按照数据路径比特和时钟信号更灵活地进行高数据速率(例如10G)操作，同一接口可用于两对低数据速率(例如2.5G)冗余线路处理卡，而无须改变时钟频率。可以通过提供与现有标准的兼容性的方式来实现这种功能，例如通过将其实现为现有标准(例如SPI4.2标准)的“扩展”。
现有的数据路径接口标准，例如SPI4.2，相当不灵活，这限制了它们的有效性，特别是在期望与不同于该标准的接口互操作的环境中。例如，SPI4.2指明了利用具有一个LVDS DDR时钟的低压差分信令(LVDS)的16比特数据路径宽度。由于在数据路径的几个数据线路之中可能存在时钟偏移，因此很难实现涉及单个时钟的例如16比特数据路径的宽数据路径。例如，给定典型的绝缘材料印刷电路板(PCB)的介电常数，例如4型阻燃(FR4)玻璃纤维，信号典型地以这样的速率沿PCB传播该速率使得它们的传播时延大约是每英寸材料195皮秒。因此，除非几个数据线路的导线(PCB迹线)长度都相同，否则沿数据线路传播的数据比特不会恰好在同一时刻到达目的地。尽管可以容忍一定量的时钟偏移，然而时钟偏移会强加以性能上的限制，例如关于可由接口支持的最大数据速率的限制。通过减小时钟偏移，可以增加接口数据速率。
另一个有关时钟时序的问题可能发生在冗余系统中。一些系统在一侧(例如前侧)具有用于线路处理卡的卡架，在另一侧(例如后侧)具有用于I/O卡的卡架，其中前侧和后侧在中间背板汇合，该中间背板将线路处理卡耦合到I/O卡。当这种系统用于提供冗余配置时，第一线路处理卡和第一I/O卡可直接跨越中间背板而彼此相对，而可将冗余卡(例如第二线路处理卡或第二I/O卡)偏移到第一线路处理卡侧或第一I/O卡侧。因此，耦合第一线路处理卡和第一I/O卡的导线可以相对较短且较直，而将第一线路卡耦合到第二I/O卡或将第一I/O卡耦合到第二线路处理卡的导线可以较长并且可沿更复杂的路线。因此，时钟的时序关系和到冗余卡的数据线路可能比直接彼此相对的卡更加复杂和多样。SDR时钟更宽大的时序容限在冗余配置中可能是有利于适应冗余配置中可能更复杂的时序关系。本发明的至少一个实施例可用于实现利用SDR时钟的冗余配置，从而获得这样的优势。
根据本发明的至少一个实施例，实现具有几个时钟的宽数据路径并且在配置数据路径的数据线路与时钟之间的关系中提供灵活性是有益的。这种灵活性可用于支持不同的操作模式。例如，可利用两个LVDS时钟实现16比特的LVDS数据路径，这使得数据路径的第一组8个比特参考第一时钟，而数据路径的第二组8个比特参考第二时钟。通过减少参考单个时钟的数据线路的数量，可以减小对沿PCB和/或跨越边界来路由数据线路的约束以及所产生的时钟偏移，所述边界例如是底板和/或中间背板。
此外，数据线路和时钟线路的相同路由可以被看作单个高数据速率(例如10G)接口或两个低数据速率(例如5G或2.5G)接口。同样，可以容易地将同一线路卡组装在这样的系统中该线路卡在该系统中与单个OC192 I/O卡(或具有大约10Gbps的标称数据速率的其它I/O卡)或两个OC48 I/O卡(或具有大约2.5Gbps的标称数据速率的其它I/O卡)直接进行通信。
许多其它配置是可能的。例如，通过提供四个时钟，具有高数据速率(例如10G)的卡可用于提供四个低数据速率(例如2.5G)接口。作为另一个例子，可利用16个数据线路中8个数据线路来实现单个中等数据速率接口(例如5G)，以提供具有一个LVDS DDR时钟的8比特LVDS数据路径。作为又一个例子，如果提供SDR时钟而不是上述例子的DDR时钟，则可以利用8个数据线路来实现低数据速率(例如2.5G)接口，以提供具有一个LVDS SDR时钟的8比特LVDS数据路径。
控制接口带宽(例如对2.5G卡使用2.5G模式，而不是对2.5G卡使用10G接口)的显著益处是不必处理线路处理卡上的速度下降(以及关联的流量控制)。作为流量控制机制，例如背压流量控制，典型地使用接口的某些可用带宽，对流量控制机制的过度依赖会降低接口的效率。当流量控制通信及其它开销通信所使用的带宽超过由接口卡物理上支持的总带宽与被传送数据的带宽之差时，会发生例如时延或数据丢失的问题。同样，先入先出(FIFO)缓冲器被用来调节等待时间，该等待时间是从发送数据的时刻到在发送该数据的部件接收到背压流量控制信号的时刻。输入FIFO缓冲器的容量与接口速度成比例地增长，以吸收在触发来自接收元件的背压之后所发送的数据。实现较大的输入FIFO缓冲器涉及更高的复杂度，这增加了制造包括该较大输入FIFO缓冲器的设备的难度。此外，通常所期望的支持更高接口数据速率进一步加重了输入FIFO缓冲器的容量需求，特别是当过度依赖于流量控制机制时。同时，数据通信设备的一些部分可能强加了对流量控制机制的限制。例如，调度器可以利用有限容量的调度(scheduling calendar)，并且来自流量控制的过度背压可能致使该调度器超出调度安排的限制，这也会造成数据丢失。通过避免对流量控制机制的过度依赖，可以实施本发明的一个或多个实施例以最小化所述问题。
根据本发明的至少一个实施例，用在高数据速率应用中的单个接口卡可以在提供或不提供冗余的情况下，重新用在中等和/或较低数据速率应用中。例如，利用支持16比特数据路径宽度的第一线路处理卡，第一组8个数据线路和一个时钟线路可以被路由到第二线路处理卡，而第二组另外8个数据线路和第二时钟线路可以被路由到第三线路处理。因此，可以冗余地将来自第一线路处理卡的数据提供给第二和第三线路处理卡。作为另一个例子，如果不期望冗余，则全部16个数据线路和两个时钟线路可以被路由到非冗余系统中的另一单个线路处理卡。
应当指出，当这种线路处理卡用来支持其带宽比该线路处理卡的整个带宽更小的接口时，不必使用线路处理卡的全部带宽。例如，2.5G或较低的I/O卡可以专用于现有的10G线路处理卡(以获得该线路处理卡的重新使用，即使其还具有可用的处理能力)。通过重新使用现有的线路处理卡和/或制造单一类型的线路处理卡并且不同地配置这种卡的实例以支持不同的接口，可以获得规模和范围经济、减小例如设计、检验及制造的成本、提高产品系列化(具有改进的线路深度和线路一致性)，并且增加收益率和客户满意度。同样，可以更容易适应技术和标准的快速变化。例如，被设计为支持SPI4.2接口的卡可能适于支持10G分组链路(XPL)接口。
通过配置线路处理卡以利用不同数目的数据线路和/或不同的时钟技术(例如DDR和SDR)，可以支持不同的接口数据速率而无须改变时钟信号的频率。因此，不必改变硬件部件，例如固定频率振荡器，并且可以重新使用具有该部件的卡而无需修改，也不需要补充的部件来适应不同的时钟频率。同样，同一时钟频率的使用避免了有关调整需求的潜在复杂性，例如附加的电磁干扰(EMI)/电磁兼容(EMC)测试及登记，以及附加的测试和检验以确保不同时钟频率上的可靠性和互操作性。
通过允许符合高数据速率接口标准(例如SPI4.2)的可操作性和与其它低数据速率(例如5G和2.5G)接口的互操作性，以及与其它高数据速率接口(例如XPL)的互操作性，一个或多个实施例提供了这样的功能性其可以超出仅符合单一标准的系统的功能性。通过提供在冗余和非冗余模式之间的选择，可以进一步增强已提高的灵活性。
根据本发明至少一个实施例的方法和装置可以被实现为协议引擎，该协议引擎适于实现可用于多种模式的接口，其中对于每种模式，该模式的带宽是由该模式所利用的数据线路数目和该模式所利用的时钟技术来决定的。优选地，时钟频率在所有模式之中保持相同。
尽管根据本发明的至少一个实施例可能存在许多操作模式，然而以下例子仅是说明性的。作为一个例子，所有数据路径线路(例如16比特)可以参考单个DDR时钟。这种例子利用最小数目的导线提供了最大带宽的接口。作为另一例子，所有数据路径线路(例如16比特)可以用于单个接口，但分成两组较少的数据路径线路(例如8比特)，其中每一组参考分别的DDR时钟(例如两个DDR时钟用于两个组)。这种例子提供了减小时钟数据偏移的最大带宽的单个接口。作为第三个例子，所有数据路径线路中的一些(例如8比特)用于几个接口(例如两个)中的每一个，其中这几个接口参考不同的DDR时钟。这种例子提供几个接口(例如两个)，每一个具有小于线路处理卡总带宽的带宽(例如5G)。对于这种例子，可以修改控制业务以使每个接口都接收该控制业务。例如，如果使用16比特控制字，并且如果将8个数据路径线路用于每个接口，则该控制字可以作为两个连续的半部分而被发送(例如控制字的第一8比特后随有控制字的第二8比特)。作为第四个例子，所有数据路径线路中的一些用于几个接口(例如两个)中的每个，其中这几个接口参考不同的SDR时钟。这种例子提供了几个接口(例如两个)，每个都具有小于线路处理卡总带宽的带宽(例如2.5G)。可如上所述地修改控制业务。
图2是说明根据本发明至少一个实施例的数据通信设备的框图。I/O卡201经由跨越中间背板205的数据路径线路203和一个或多个时钟线路204而耦合到线路卡202。I/O卡201包括I/O块206，其中I/O块206包括I/O电路和FPGA。线路卡202包括数据处理引擎207(例如10G的数据处理引擎，如Intel IXP2800网络处理器)。I/O卡201的I/O块206耦合到耦合208，并且还经由数据路径线路203和一个或多个时钟线路204而耦合到数据处理块202的数据处理引擎207。数据路径线路203可以实现标准接口，例如SPI4.2接口，并且可以被实现为全宽度数据路径或全宽度数据路径的所有数目数据路径线路中的一部分。
可以实现I/O卡201，例如通过I/O卡209所说明的那样。I/O卡209包括I/O电路210和FPGA 211。I/O电路210包括收发信机212。FPGA 211包括LVDS收发信机213。收发信机212耦合到耦合214。I/O电路210经由耦合215而耦合到FPGA 211。LVDS收发信机213耦合到数据路径线路216、数据路径线路217、时钟线路218和时钟线路219。通过配置FPGA 211以将数据路径线路216和217以及时钟线路218和219实现为全宽度数据路径和时钟线路，或全宽度数据路径和时钟线路的任何部分组合，I/O卡209的结构可以支持全带宽或部分(例如少量)带宽接口，这允许I/O卡和线路处理卡设计跨产品线的再使用，从而实现了规模和范围经济。
图3是说明根据本发明至少一个实施例的具有冗余线路处理卡的数据通信设备的配置的框图。I/O卡301经由接口304耦合到线路处理卡302，并且经由接口305耦合到冗余线路处理卡303。接口304提供I/O卡301与线路处理卡302之间的数据路径306。接口305提供I/O卡301与冗余线路处理卡303之间的数据路径307。在冗余配置中，I/O卡301可以在数据路径306和307上传递相同的数据，以便线路处理卡302和冗余线路处理卡303从I/O卡301接收相同的数据。
图4是说明根据本发明至少一个实施例的被配置用于冗余操作的数据通信设备的框图。I/O卡401经由第一接口耦合到线路处理卡403，该第一接口包括接收数据路径405和发送数据路径406。该第一接口优选地包括接收时钟和发送时钟，其参考接收时钟接收经由接收数据路径405所传送的数据并且参考发送时钟发送经由发送数据路径406所传送的数据。I/O卡401经由第二接口耦合到线路处理卡404，该第二接口包括接收数据路径407和发送数据路径408。该第二接口优选地包括接收时钟和发送时钟，其参考接收时钟接收经由接收数据路径407所传送的数据并且参考发送时钟发送经由发送路径408所传送的数据。
I/O卡402经由第三接口耦合到线路处理卡404，该第三接口包括接收数据路径409和发送数据路径410。该第三接口优选地包括接收时钟和发送时钟，其参考接收时钟接收经由接收数据路径409所传送的数据并且参考发送时钟发送经由发送路径410所传送的数据。I/O卡402经由第四接口耦合到线路处理卡403，该第四接口包括接收数据路径411和发送数据路径412。该第四接口优选地包括接收时钟和发送时钟，其参考接收时钟接收经由接收数据路径411所传送的数据并且参考发送时钟发送经由数据路径412所传送的数据。
例如图4所描述的那些互连可用于提供几种类型的非冗余和冗余配置。例如，接收数据路径405和409以及发送数据路径406和410，或者可选地接收数据路径407和411以及发送数据路径408和412，可用于提供非冗余配置。作为另一个例子，接收数据路径405和407以及发送数据路径406和408，或者可选地接收数据路径409和411以及发送数据路径410和412，可用于提供具有冗余线路处理卡403和404的配置。作为另一个例子，接收数据路径405和411以及发送数据路径406和412，或者可选地接收数据路径407和409以及发送数据路径408和410，可用于提供具有冗余I/O卡401和402的配置。
图5是说明根据本发明至少一个实施例的用于提供线路处理卡的过程的流程图。在步骤502，制造线路处理卡。在步骤503，进行关于线路处理卡是以其能够支持的全数据速率操作还是以较低数据速率(即利用全数据速率接口)操作的确定。如果线路处理卡是以其能够支持的全数据速率操作，则该过程继续到步骤504，即配置所述卡以提供可操作于全数据速率的接口。例如，如果线路处理卡能够以使用16比特数据路径宽度和DDR时钟的标称10G数据速率进行操作，则配置该线路处理卡以提供以全标称10G数据速率操作的接口，其中该数据速率使用全数据路径宽度和DDR时钟。
如果线路处理卡以低于该线路处理卡能够支持的全数据速率的数据速率操作，则该过程继续到步骤505。在步骤505，进行关于所配置的结构是否提供冗余的确定。如果提供冗余，则将配置接口的不止一个(例如两个)实例，并且在步骤509建立冗余接口。可以在步骤506、507和508中以与关于非冗余接口所描述的相同的方式来配置要被配置为冗余接口的接口的指定方面(例如部分数据速率、数据路径宽度、时钟等)。因此，该过程可以从步骤509进行到步骤506以配置冗余接口，并且可以针对所述接口的每个实例而重复步骤506、507和508。
如果没有提供冗余，则该过程继续到步骤506。在步骤506，进行关于数据速率(例如部分/少量数据速率)的确定，该数据速率的接口要被提供。如果接口要被提供以这样的数据速率即大约是线路处理卡能够支持的数据速率的一半，则该过程继续到步骤507。在步骤507，线路处理卡可以被配置用来提供这样的接口其使用来自线路处理卡的可用全数据路径宽度的一半数目的数据路径线路，其中，那些一半数目的数据路径线路参考使用DDR时钟的时钟信号。例如，如果线路处理卡能够支持使用16比特数据路径宽度和DDR时钟的标称10G数据速率，则可以利用16个数据路径线路中的8个(即一半)和DDR时钟来配置标称5G接口。
如果接口要被提供以这样的数据速率即大约是线路处理卡能够支持的数据速率的四分之一(或更少)，则该过程继续到步骤508。在步骤508，线路处理卡可以被配置用来提供这样的接口其使用来自线路处理卡的可用全数据路径宽度的一半(或更少)数目的数据路径线路，其中，那些一半(或更少)数目的数据路径线路参考使用SDR时钟的时钟信号。例如，如果线路处理卡能够支持使用16比特数据路径宽度和DDR时钟的标称10G数据速率，则可以利用16个数据路径线路中的8个(即一半)和SDR时钟来配置标称2.5G接口。可以利用少于一半的数据路径线路和SDR时钟来配置以更低数据速率操作的接口。
可用于实现本发明至少一个实施例(例如根据图5所描述的方法)的装置的例子，包括(但不限于)可编程设备(例如FPGA或网络处理器，例如Intel IXP2800网络处理器)以及其它设备。当用于制造产品时，其中所述产品例如是I/O卡或线路处理卡，或在已经制造产品之后，例如当安装、配置、重配置、修改、刷新、再制造产品时，可编程设备可以在被制造时被编程。
图6是说明本发明实施例在网络中的实现。可在网络601中利用根据本发明至少一个实施例所实现的路由器603。例如，路由器603可耦合到网络601中的其它节点，例如经由网络连接604耦合到路由器602。路由器602可以例如经由网络连接605而耦合到网络601中的其它节点。路由器603可以提供几种类型的接口，例如，10兆比特每秒/100兆比特每秒(10/100)的以太网接口606、吉比特以太网(GE)接口607、3级光载波(OC3)接口608，和/或12级光载波(OC12)接口609。以上提到的指定接口是说明性的例子，并且可以利用其它接口来实施本发明的实施例，例如支持不同数据速率和/或格式的接口。
图7是说明时钟抖动的时序图。时钟信号701的第一上升沿标称地发生在上升沿702。然而，如果时钟抖动影响了第一上升沿的时序，则该第一上升沿可能较早地发生在上升沿705或较晚地发生在上升沿706。时钟信号701的第一下降沿标称地发生在下降沿703。然而，如果时钟抖动影响了该第一下降沿的时序，则该第一下降沿可能较早地发生在下降沿707或下降沿708，或者较晚地发生在下降沿709。第二上升沿标称地发生在上升沿704。然而，如果时钟抖动影响了第二上升沿的时序，则该第二上升沿可能较早地发生在上升沿710或较晚地发生在上升沿711。时钟抖动趋于在频域内频谱地展开电磁能量，这使得电磁能量以比无时钟抖动的时钟信号所呈现的低的峰值幅度而在频率范围上分布。然而，过度的时钟抖动会干扰参考时钟的数据的建立和保持时间，这导致数据差错。以受控方式限制时钟信号的转换速率会引入受控的时钟抖动量，这会减小时钟信号基频上的峰值电磁能量。
图8是说明信号的上升时间的时域图。电磁能量从导线辐射，其中交流电(AC)信号在该导线上通过。辐射的电磁能量会干扰其它电子电路和系统，并且会使得对限制电磁能量的可允许辐射的规则的遵循变得复杂。尽管可以利用例如屏蔽和过滤等技术来减轻电磁能量的辐射，然而设计使用具有最小化电磁能量辐射的特征的信号的电路和系统解决了问题的根源。
可能通过承载信号的导线所辐射的电磁能量的量和特性是由信号特征来决定的，所述信号特征例如是信号的振幅、信号的频率、信号的占空比以及信号的转换率(transition rate)。尽管许多类型的数字信号(例如数据信号)的有效占空比不能被准确地预测或控制，这是因为它可能是由被传送数据的内容来决定的，然而，其它类型数字信号(例如DDR时钟信号)的占空比典型地是或大约是50％，这会有助于减少电磁辐射。同样，由于经常采用低振幅信令技术，例如LVDS，因此可能保持较低的信号振幅以最小化电磁辐射。数字信号的频率，特别是那些存在于接口上的数字信号，通常受到例如接口标准和互操作性需求的约束。因此，在可能影响来自承载信号的导线的电磁能量辐射的所有信号特征之中，信号转换边沿的转换率可以提供针对控制电磁辐射的最大潜力，而无须对电路和/或系统进行复杂和/或不切实际的改变。
说明了信号的一部分的例子(例如时钟信号的半个周期)。相对于时间轴801说明了信号的一部分，该部分信号开始于时刻802并且结束于时刻803。在时刻802，信号上升沿804的电压以转换率上升，以使上升沿804的电压在上升时间内从时间轴801上升到805。信号电压然后保持在805直到它开始下降回时间轴801，如下降沿806所示。上升沿804的陡度和下降沿806的陡度，以及时刻802与时刻803之间的持续时间，影响了可能被辐射的电磁能量的量和特性。
通过调节上升沿804和/或下降沿806的持续时间，可以控制转换率以最小化电磁辐射，同时仍提供足够陡峭的边沿以确保正确的操作。由于在每个周期参考DDR时钟对数据采样两次，而在每个周期参考SDR时钟仅采样一次，因此，可以参考DDR时钟采样数据的持续时间要短于可以参考SDR时钟采样数据的持续时间。因此，DDR时钟信号的时间精度(temporal precision)要优于SDR时钟的时间精度。因此，相对于DDR时钟的转换率，可稍微放宽SDR时钟的转换率。因此，其上升时间要比上升沿804长的上升沿807可能适合于采用SDR时钟的信号(例如时钟和/或数据信号)，而上升沿804可能适合于采用DDR时钟的信号(例如时钟和/或数据信号)。类似地，其下降时间比下降沿806长的下降沿808可能适合于采用SDR时钟的信号(例如时钟和/或数据信号)，而下降沿806可能适合于采用DDR时钟的信号(例如时钟和/或数据信号)。
因此，当时钟是SDR时钟时，限制接口信号的SDR转换率是有益的。当时钟是DDR时钟时，可以使用接口信号的DDR转换率，其中DDR转换率比SDR转换率快。可以针对时钟信号、其它信号(例如数据信号)或时钟信号和其它信号(例如时钟信号和数据信号)的组合，来实现对转换率的限制，例如SDR转换率。例如，可以限制时钟信号的SDR时钟转换率，并且可以限制数据信号的SDR数据转换率。
图9是说明按照信号的傅里叶级数分析的频谱内容的频域图。如以上所提到的，可能从承载AC信号的导线辐射的电磁能量可能受到AC信号的频率和转换时刻的影响。基频903的相对振幅及其谐波适合于关于频率轴901和振幅轴902而绘制的曲线。曲线中的拐点906存在于一频率处，该频率是时间pi的倒数，该时间pi是上升时间和下降时间中的较短者。可以期望具有比拐点低的频率的谐波以每倍频程(per octave)20dB的速率下降振幅，如曲线的段907所示。这种谐波的例子是谐波904。可以期望具有比拐点高的频率的谐波以每倍频程40dB的速率下降，如曲线的段908所示。这种谐波的例子是谐波905。
由于拐点发生在与上升时间和下降时间中的较短者成反比的频率上，其中电磁能量在该拐点处减弱的更快，因此可以降低拐点的频率，由此通过增加信号的上升时间和下降时间来减小较高频率上的电磁能量。通过提供使用SDR时钟来促进与较低带宽接口兼容这一选项，可以利用SDR时钟来实现的较慢转换可以用于本发明的一个或多个实施例，以减小电磁辐射并简化调节电磁兼容。
例如，SDR转换率可以用于SDR时钟，其中，如果使用DDR时钟，则SDR转换率比用于DDR时钟的DDR转换率低。例如，SDR转换率可能被限制为DDR转换率的20％-80％、30％-70％、40％-70％、40％-60％或45％-55％。
图10是说明时钟信号和要参考按照SDR和DDR的时钟信号来被采样的数据。关于时钟1001、以每数据路径线路每周期1比特的速率对SDR数据1002进行采样。关于时钟1002、以每数据路径线路、每周期2比特(每数据路径线路每半周期1比特)的速率对DDR数据1003进行采样。作为SDR的例子，在时钟1001的周期1004的上升沿1005对SDR数据1002的比特1007进行采样。作为DDR的例子，在时钟1001的周期1004的上升沿1005对第一比特1008进行采样，而在时钟1001的周期1004的下降沿1006对第二比特1009进行采样。
图11是说明数据业务和控制业务的时序图。在经由接口所传送的典型信息流中，数据业务和控制业务二者都包括在该流中。例如，可以发送控制业务1101，其后随有几个数据业务实例1102、1103、1104、1105和1106。在数据业务之后，可以发送更多的控制业务1107和1108，其后随有更多的数据业务1109。如上面所指出的，连续控制业务实例1107和1108的发送可以用来确保完整的控制消息在系统中的传送，特别是在这样的系统中其中控制消息的比特数目超出数据路径宽度，例如当经由8比特宽的数据路径传送16比特控制字时。
因此，已经介绍了用于可配置数据路径接口的方法和装置。尽管已经利用一些指定例子描述了本发明，然而本发明不限于这几个例子，这对本领域的技术人员是显而易见的。例如，尽管已经就用在遵从10G SPI4.2的系统中而描述了本发明，然而本发明可以用在具有其它类型接口的系统中，该其它类型接口可能具有其它特征，例如其它数据速率。利用本发明的创造性特征的其它实施例对本领域的技术人员是显而易见的，并且这里都包括了它们。
权利要求
1.一种方法，其包括确定是否利用全数据速率接口来实现卡；当利用全数据速率接口实现所述卡时，利用全数据路径宽度和双倍数据速率时钟来配置全数据速率接口；当没有利用该全数据速率接口实现所述卡时，确定是否利用冗余接口来实现所述卡；当没有利用冗余接口实现所述卡时，利用小于所述全数据路径宽度的数据路径宽度和从一个组中选出的时钟来配置所述卡的部分数据速率接口，其中所述卡包括双倍数据速率时钟和单倍数据速率；当利用冗余接口实现所述卡时，配置所述卡的部分数据速率接口和该卡的第二部分数据速率接口，其中所述部分数据速率接口和所述第二部分数据速率接口中每一个都使用不大于全数据路径宽度的一半的数据路径宽度和从一个组中选出的时钟，所述组包括双倍数据速率时钟和单倍数据速率时钟。
2.根据权利要求1的方法，其中，当所述部分数据速率接口具有大约等于全数据速率接口一半的数据速率时，利用小于全数据路径宽度的数据路径宽度和从一个组中选出的时钟来配置所述卡的部分数据速率接口，其中所述组包括双倍数据速率时钟和单倍数据速率时钟，该方法还包括利用全数据路径宽度一半的部分数据路径宽度和双倍数据速率时钟来配置所述卡的部分数据速率接口。
3.根据权利要求1的方法，其中，当所述部分数据速率接口具有大约等于全数据速率接口四分之一的数据速率时，利用小于全数据路径宽度的数据路径宽度和从一个组中选出的时钟来配置所述卡的部分数据速率接口，其中所述组包括双倍数据速率时钟和单倍数据速率时钟，该方法还包括利用所述全数据路径宽度一半的部分数据路径宽度和单倍数据速率时钟来配置所述卡的部分数据速率接口。
4.根据权利要求1的方法，其中，当所述部分数据速率接口具有小于全数据速率接口四分之一的数据速率时，利用小于全数据路径宽度的数据路径宽度和从一个组中选出的时钟来配置所述卡的部分数据速率接口，其中所述组包括双倍数据速率时钟和单倍数据速率时钟，该方法还包括利用小于全数据路径宽度一半的部分数据路径宽度和单倍数据速率时钟来配置所述卡的部分数据速率接口。
5.根据权利要求1的方法，其中，当时钟是单倍数据速率时钟时，限制接口信号的单倍数据速率转换率。
6.根据权利要求5的方法，其中，当时钟是双倍数据速率时钟时，利用接口信号的双倍数据速率转换率，其中该双倍数据速率转换率要比所述单倍数据速率转换率快。
7.根据权利要求5的方法，其中，所述限制接口信号的单倍数据速率转换率包括限制时钟信号的单倍数据速率转换率。
8.根据权利要求5的方法，其中，所述限制接口信号的单倍数据速率转换率包括限制时钟信号的单倍数据速率时钟转换率和数据信号的单倍数据速率数据转换率。
9.一种装置，其包括耦合到多个数据路径线路和多个时钟线路的可编程设备，该可编程设备适于配置所述多个数据路径线路和所述多个时钟线路，以提供从一个组中选出的接口配置，其中所述组包括利用所有数据路径线路的单个全数据路径宽度接口、利用所述数据路径线路的一部分的单个部分数据路径宽度接口、每个都利用所述数据路径线路的各自部分的多个独立的部分数据路径宽度接口、每个都利用所述数据路径线路的各自部分的多个冗余的部分数据路径宽度接口，以及至少一个冗余的部分数据路径宽度接口和至少一个独立的部分数据路径宽度接口。
10.根据权利要求9的装置，其中，所述接口配置利用从一个组中选出的时钟技术，所述组包括单倍数据速率时钟和双倍数据速率时钟。
11.根据权利要求10的装置，其中，当所述时钟技术是单倍数据速率时钟时，对接口信号的单倍数据速率转换率加以限制。
12.根据权利要求11的装置，其中，当所述时钟技术是双倍数据速率时钟时，利用接口信号的双倍数据速率转换率，其中该双倍数据速率转换率要比所述单倍数据速率转换率快。
13.根据权利要求11的装置，其中，所述接口信号是时钟信号。
14.根据权利要求9的装置，其中，当所述可编程设备适于配置所述多个数据路径线路和所述多个时钟线路以提供包括利用所有所述数据路径线路的单个全数据路径宽度接口的接口配置时，该单个全数据路径宽度接口利用双倍数据速率时钟。
15.根据权利要求9的装置，其中，当所述可编程设备适于配置所述多个数据路径线路和所述多个时钟线路以提供包括利用一部分所述数据路径线路的单个部分数据路径宽度接口的接口配置时，该单个部分数据路径宽度接口利用双倍数据速率时钟。
16.根据权利要求9的装置，其中，当所述可编程设备适于配置所述多个数据路径线路和所述多个时钟线路以提供包括利用一部分所述数据路径线路的单个部分数据路径宽度接口的接口配置时，该单个部分数据路径宽度接口利用单倍数据速率时钟。
17.根据权利要求9的装置，其中，当所述可编程设备适于配置所述多个数据路径线路和所述多个时钟线路以提供包括每个都利用所述数据路径线路的各自部分的多个独立的部分数据路径宽度接口的接口配置时，该多个独立的部分数据路径宽度接口中每一个都利用双倍数据速率时钟。
18.根据权利要求9的装置，其中，当所述可编程设备适于配置所述多个数据路径线路和所述多个时钟线路以提供包括每个都利用所述数据路径线路的各自部分的多个独立的部分数据路径宽度接口的接口配置时，该多个独立的部分数据路径宽度接口中每一个都利用单倍数据速率时钟。
19.根据权利要求9的装置，其中，当所述可编程设备适于配置所述多个数据路径线路和所述多个时钟线路以提供包括每个都利用所述数据路径线路的各自部分的多个冗余的部分数据路径宽度接口的接口配置时，该多个冗余的部分数据路径宽度接口中每一个都利用双倍数据速率时钟。
20.根据权利要求9的装置，其中，当所述可编程设备适于配置所述多个数据路径线路和所述多个时钟线路以提供包括每个都利用所述数据路径线路的各自部分的多个冗余的部分数据路径宽度接口的接口配置时，该多个冗余的部分数据路径宽度接口中每一个都利用单倍数据速率时钟。
全文摘要
提供了一种用于提供可配置数据路径接口的方法和装置。根据本发明的至少一个实施例，一个或多个线路处理卡可以被配置用来支持具有各种不同属性的接口，所述属性例如是数据速率、数据比特数、其冗余或缺乏、时钟、电子信号特征等。例如，在冗余或非冗余配置中，能够利用双缘(例如双倍数据速率(DDR))时钟在16比特宽数据路径上至少处理10吉比特每秒(Gbps)的线路处理卡，可以被配置用来按照所述属性或其它属性进行操作，所述其它属性例如是其它数据速率(例如5Gbps或2.5Gbps)、其它数据路径宽度(例如8比特)和/或其它时钟技术(例如单倍数据速率(SDR))。
文档编号H04L29/10GK1941781SQ200610144428
公开日2007年4月4日 申请日期2006年9月13日 优先权日2005年9月13日
发明者D·派克, M·R·梅伽里蒂 申请人:阿尔卡特公司