专利名称：：模式匹配装置的制作方法
技术领域：
：本发明涉及用于模式识别，即使搜索数据和参考数据的相关的电子装置，特别涉及为了执行模式匹配将时态数据流转换为并行数据模式的电子装置。
背景技术：
：模式识别涉及通过将(多个)已知的参考对象与输入的数据比较，识别例如文本或图像的输入的数据中一个或多个已知的对象的过程。自发的执行模式识别的一种理想方式是通过相关的数学运算。模式识别用于很多领域，从询问数据库来定位特定的搜索项到基于生物统计的识别系统和二维图像中的目标识别。通常使用适当地编程的处理器，将已知的参考数据串与要搜索的数据比较来识别出匹配，数字地执行搜索。一个示例是互联网搜索引擎，其将一个或多个输入参考词与互联网数据比较以识别出匹配。然而，当搜索非常大量的数据时，基于软件的模式识别技术可能很慢或者要求很大的处理能力。还有当以高数据率，例如以电信数据传输率接收数据时，基于软件的系统可能不能以该速度执行相关。称为匹配滤波器或者相关器的光学模式识别系统也是已知的，并且可以用于匹配空间模式。最早的这种方案之一是VanderLugt光学匹配滤波器,在AVanderLugt的"Signaldetectionbycomplexspatialfiltering",IEEETrans.Inf,TheoryIT-10,p139-145(1964)中有所描述。该系统使用光学结构来将场景的傅里叶变换乘以参考图案的共轭傅里叶变换，之后对组合的图案进行傅里叶逆变换。如果参考和图像之间存在强的相关，在系统的后焦面上形成尖锐的亮峰。从而该系统将观察的图像与参考图像比较，并且指示是否存在相关，并且，如果是，指示它在哪里发生，即系统识别目标在场景中的存在和(多个)位置。更新的光学模式识别系统电子地执行场景和参考图案的傅里叶变换(FT),并在一个空间光调制器(SLM)上显示该组合的FT,从而简化和加速该操作，例如参见国际专利申请WO00/17809中描述的相关器。这种光学模式识别系统对于观测的场景等中的目标识别可以工作良好，但是对于搜索数据库，它们要求用要被搜索的数据或者组合的数据和参考模式更新SLM。即使用快速SLM,SLM的更新速度也限制后面的应用的相关的速度。注意，作为这里所使用的，术语相关器将被认为包括基于匹配滤波器的系统。最近，已经提出将光学相关的益处应用到高速模式匹配。我们共同未批的专利申请PCT/GB2005/004028和GB0423093.4描述了一种相关器装置，其使用快速相位调制和并行光学处理来允许高速度相关。图1示出该快速光学相关器的第一实施例。该相关器对时态或顺序输入数据流2工作。该数据流例如可以是调幅二元光信号，诸如电信中所使用的，并且可以从要搜索特定数据的存在的数据库流出。调幅输入信号2由光电探测器4检测。检测的数据被用于控制相位调制器6,该相位调制器6调制稳定激光器8的相位，以产生时态二进制相位调制光信号。高速相位调制器在电信领域存在，并且可以处理非常高的输入数据速率。然而数据可以任何形式输入，例如它可以作为调幅电信号到达，并且这些可以直接用来控制相位调制器6。该相位调制的光数据信号被划分到多个光信道。在该实施例中，每个光信道包括一长度的光纤14N，尽管也可以使用其他光波导。每条光纤光信道具有不同的延迟长度，每条光纤相比在前一条光纤具有一增加的延迟，该延迟等于系统的比特速率。从而在该多条光纤14的输出处，第一光纤将输出等价于一个特定比特的相位调制信号，而具有增加的延迟的下一条光纤，将输出前一比特的相位调制信号，以此类推。因此每条光纤的输出将是信号中的不同比特。因此该装置将时态光信号转换为并行光相位信号。也可以使用光纤以外的光延迟装置。每条光纤14的输出由透镜28导向到相位调制空间光调制器(SLM)18的一部分上。相位调制空间光调制器18显示对应于至少一个参考模式(或者其倒转)的相位调制^t式一该参考模式对应于所搜索的某些参考数据。因此，离开SLM的信号的任一光信道的相位，将是对于输入数据的该特定比特施加的相位调制和对参考模式的该部分施加的相位调制的组合。在输入数据和参考数据之间没有相关的情况下，得到的光信号中不同信道的相位将随机变化，因此，该信号将具有变化相位的波前。然而，在参考模式与输入数据确切匹配的情况下，结果将是所有光信道具有相同的相位，或者说将产生平面的波前。得到的光信号由透镜20聚焦到点检测器22。在没有相关的情况下，具有一种相位的信号的部分将与其它信道的相反相位(这是二元相位系统)相消地干涉。因此光信号将不会很强地聚焦到检测器22。然而，当存在相关时，所有的信号同相，因此信号将强烈地聚焦到检测器22。从而在检测器22检测的信号的强度可以被用作相关的指示。SLM18可以被配置为显示多于一个参考模式一这在期望搜索多于一个参考数据串的情况下，或者搜索串长于光信道的数量的情况下是有用的。在这种情况下，光纤光学器件的输出可以用复制光学器件16复制成多于一个的并行光信号。想像光纤光学延迟线14的输出被排列为线性阵列。复制光学器件，例如达曼(Dammann)光栅，可以在横向复制该线性阵列的输出，即，一40信道阵列可以#1复制40次以形成40x40阵列的输出，其中每条线都是该并行光信号的复制。这些将被导向到将被同样地形成为40x40的调制区域阵列的SLM上，其中每条线表示特定的参考模式。因此，通过将信号划分到具有连续的延迟的几个光信道，所描述的相关器装置有效地将输入顺序数据转换成并行光数据。参考相位调制也施加到每条光信道，并且当参考数据和输入数据之间存在相关时，每条信道将具有相同的相位，这可以由光信道的干涉测量耦合检测。因此，当施加到SLM或E0相位调制器的参考数据对于某一数据模式有效地固定时，该装置可以高速度工作。然而涉及的高数据率仍要求可以系统的比特速率工作的相位调制器。还有最终的检测器(或多个检测器)和关联的处理电路需要以系统的比特速率工作。这种部件的成本很高，因此期望在可能的地方减少带宽要求。此外，光学部件的使用要求精确的对准，并且可能要求常规的校准和调节。例如，光纤延迟是温度敏感的，温度的变化可能引起相位变化。因此，能够以非常高的输入数据速率，例如10-40G比特每秒或更高工作的，并且完全电子地工作的模式匹配装置或者相关器将是有优势的。
发明内容从而根据本发明，提供一种模式匹配装置，包括串行到并行转换装置，用于接收输入串行二进制数据电信号并将其转换为至少一个具有N个信道的输入并行二进制数据电信号；以及比较器，用于将输入并行信号的每个信道与一N信道并行参考二进制数据电信号的一个信道比较，并且当存在模式匹配时作出指示。串行到并行转换装置优选包括至少一个1:N多路输出选择器。多路输出选择器是一种已知的用于执行串行到并行转换的设备，多路输出选择器有时候称为串-并转换器。多路输出选择器具有用来接收输入数据流的输入和N个不同输出。多路输出选择器在接收到比特的时候将它们有效地存储起来，直到它存储N个比特，在此时间点上它在N个输出的每个上输出N个存储的比特中不同的一个。它接着从输入信号存储下N个比特。以这种方式，将N个比特的时态或者串行输入数据流转换成并行数据信号。很明显因此多路输出选择器在它已经接收了N个比特之后仅输出一个信号，并且因此多路输出选择器的输出速率较输入数据流的比特速率慢了N倍。因此，不管输入数据的比特速率是多少，多路输出选择器的使用将后续的更新率减小到1/N,这减轻了系统要求并且因而允许使用市场有售的部件。大部分市场有售的多路转接器(以感兴趣的输入数据速率，约10-40G比特每秒或可能更高)趋向于被限制到1:4,1:8或者1:16多路输出选择器。优选使用市场有售多路输出选择器，并且方便地使用1:8比特多路输出选择器。对于有用的模式匹配，八个并行信道一般是不够高的，通常需要更多的信道。因此优选1:N多路输出选择器的每个输出被连接到一系列锁存器电路，这些锁存器电路以多路输出选择器的输出速率被计时，并且每个锁存器电路具有输出信道。这些锁存器电路实际上形成具有多个输出的移位寄存器。该系列锁存器电路的效果是以不同的延迟时间重复任何特定信道上的输出。从而任何特定输出信道上来自多路输出选择器的输出进入到该系列的第一锁存器电路。这是以多路输出选择器的输出速率被计时，并且在每一时钟脉沖，数据既被传送到链中的下一锁存器电路，还被输出到输出信道。考虑多路输出选择器的一个特定输出信道。在时间to该输出上的数据进入该系列中的第一锁存器电路，并且还到第一输出信道。在下一时钟时间tl,第一锁存器电路中存储的数据的值被传送到链中的第二锁存器电路，并且还输出到第二输出信道。在下一时钟时间t2,该数据的值被传送到下一锁存器电路，并且同样被送到一不同的输出信道。因此可以看出，在任何一个时钟脉沖上，该系列中的第一锁存器电路正在输出其保持的数据值，第二锁存器电路正在输出前一数据的值，以此类推。从而各锁存器电路作用好像电域的一系列(时钟的)延迟，以类似于上面所述的光纤光延迟的方式工作。因此可以使用1:8多路输出选择器，在八个输出的每个上有四个锁存器电路的系列，从而给出40比特输出。应当注意，对于较低的输入数据速率，使用一系列锁存器电路提供了这样的机会，即提供一系列电延迟，并从而进行串并转换，而不需要多路转接器。例如，39个串联的锁存器电路的系列，以实际的比特速率被计时，每个电路之间有抽头点，可以将40比特长序列直接转换成并行电信号。因此，串行到并行转换装置可以简单的包括一系列锁存器电路，每个锁存器电路具有输出信道。然而，如所提到的，在高数据速率下锁存器电路可能不能那么快的工作，使用多路输出选择器减少了锁存器电路以及后续电路工作的时钟速率。因此，串行到并行转换装置将输入串行二进制信号转换成N信道并行二进制信号。该并行信号与N信道参考信号比较。该参考信号对应于所搜索到的数据模式，并且直到期望的搜索项目变化时才改变。因此，该装置可以包括N信道输出存储器装置，用于存储该参考数据模式并在每个信道上输出适当的二进制值。比较器将并行输入信号的每个信道的二进制值与参考信号的相关信道的值比较。该比较可以各种方式进行，但优选的比较方法是通过执行比特加(包括比特减法)来工作。二进制的一个属性是对于单个比特输出，相同二进制值的相加将得到零，而不同二进制值的相加将得到值一，即二进制1+二进制1=二进制0,二进制0+二进制G=二进制0。然而不匹配情况导致值1:二进制1+二进制0=二进制1,二进制0+二进制1=二进制1。因此对每个信道的输入数据的数据值与相关的参考数据执行逻辑组合，在存在匹配的情况下将产生0,而不存在匹配的情况下将产生1。可以通过使用异或(XOR)逻辑布置组合来自数据和参考信号的值，来执行对于每一信道的比特加。当存在完全匹配时，每个信道组合的结果将是零。因此检测零输出可被用作模式匹配的指示。可以各种方式检测零。例如，可以采用进一步的逻辑运算。在一个实施例中，使用求和/差值或电平检测电路。求和电路可以包括连接到每个XOR门的输出的求和电阻器和连接到所有并行的求和电阻器的跨阻放大器(TIA)。布置在TIA的输出上的比较器可以在检测到零结果时生成触发信号。该装置可以被布置去实现生成基于输入数据的多于一个并行数据信号，使得各种并行输入信号可以与不同的参考模式比较。有各种方式得以实现。输入串行信号可以被传送到几个不同的装置。或者输入信号可以由串并转换装置转换成并行信号，接着每个信道被传送到多个比较器，每个比较器与不同的参考模式比较。在一些应用中，正查找的数据需要几个不同的参考数据信号，即在输入数据中搜索的是出现一个特定的参考模式后面直接是另一个参考模式的情况。特定的搜索项目可以包括几个不同的参考模式。例如，想像模式匹配装置具有40个并行信道。如果搜索项目长度120比特，这将在三个参考数据信号上扩展。该装置可以被改编为仅当参考模式1出现，之后参考模式2出现，之后参考模式3出现时，才生成匹配。；[艮明显，定时必须准确以确保与来自输入串行数据中的连续数据模式匹配。因此，模式1的匹配将需要在等于40倍的比特周期的时间之后，接着冲莫式2的匹配。本领域技术人员将认识到多路输出选择器的使用意味着模式匹配装置仅查看数据的一些抽点(snapshot)。例如，考虑使用1:8多路输出选择器的情况，其中锁存器电路将信道的数量增大到40。当接收串行信号时，第一完整并行信号将对应于输入信号的比特1-40。由于多路输出选择器仅以输入比特速率的八分之一的速率输出，这些值将保留等于比特周期的八倍的一段时间。在该段时间之后输出将变化，并行信号现在将对应于输入信号的比特9-48。下一更新的并行信号将包括比特17-56，以此类推。因此所述的包括多路输出选择器的模式匹配装置，将不能对可能会在输入数据中出现但是并不对应于会被形成为并行信号的序列的比特序列，生成模式匹配。例如，继续上面的例子，如果参考模式实际上确实匹配比特序列11-50,由于不会形成对应于比特11-50的并行信号，将不会片全测到匹配。然而对于一些应用，数据不是任意的而是将以有意义的形式排列。本领域技术人员意识到数字数据通常以字节(8比特的信息)的形式传送，因此实际上将只希望搜索对应信息的全部字节的序列。基于一个字节的末端部分和下一字节的起始部分找到参考数据和输入数据之间的相关将是假的肯定。因此，使用多路输出选择器可以确保只有有意义的数据序列可用于相关，并且呈现所有有意义的组合。因此，优选由字节边界控制器控制多路输出选择器和锁存器电路，以确保正确的对准。注意，如果不使用多路输出选择器而替代地完全通过一系列锁存器电路执行串并转换，那么并行信号将每次一个比特地被更新，从而将考虑所有40比特的序列(对于40信道器件)。因此，本发明实现了全电子模式匹配装置，其能够以高数据速率工作，例如10-40G比特每秒或者更高。作为一种全电子器件，该装置可以在例如ASIC的单个芯片上实现。现在将参考附图，以仅示例的方式描述本发明，附图中图1示出如共同未决的专利申请PCT/GB2005/004028和GB0423093.4中所述的光学相关器；图2示出根据本发明的全电子相关器；图3示出适当的峰值/下降(peak/dip)检测电路。具体实施例方式图1示出PCT/GB2005/004028和GB0423093.4中描述的相关装置。上面已经描述了该相关器的操作。图2示出根据本发明的模式匹配装置。其中将相同的参考数字赋给与上述光学相关器相似的部件。调幅电信号形式的输入数据信号40,由l:8多路输出选择器30接收。本领域技术人员将知道可以用于该特定需求的多路输出选择器，例如Inphi5081DX50Gbps1:4多路输出选择器，或者BroadcomBCM81251:16多路输出选择器。多路输出选择器30由字节边界触发器32控制，将串行输入数据中的八位字节转换成八信道并行数据信号。从而多路输出选择器30以输入数据比特速率的八分之一的速率，在其八个输出信道的每一个上输出不同的比特值(注意，为了清楚，只示出了三个信道)。多路输出选择器32的每个输出被用于形成要传送给比较器的并行电信号中的一个信道，从而被传送到异或(X0R)逻辑门72的一个输入。此外多路输出选择器32的每个输出还连接到四个锁存器电路62,-624的系列的输入。每个锁存器电路连接到下一个。此外每个锁存器电路的输出也被作为并行信号的另一个信道并连接到X0R门72的输入。锁存器电路62也由字节边界控制器32控制，并且该系列表现如同移位寄存器。因此从多路输出选择器输出的数据值沿该系列脉动。在任何更新时间，从多路输出选择器输出的数据被传送到X0R门72中一个的输入。同时，每个信道的系列中的第一锁存器电路将输出前一数据到一不同的X0R门的输入，而每个系列中的第二锁存器电路将输出该前一数据之前的数据，以此类推。从而在40XOR门72的输入上形成一40信道电信号。X0R门阵列形成比较器的输入，该比较器将并行输入信号中每个信道上的二进制数据的值与来自参考并行信号的二进制值比较。该参考并行信号由字到比特转换器70形成。相关基于比特加进行，即，原理为如果输入数据中的特定比特匹配相关的参考比特，和将是零，而如果不匹配，和将是1。因此对于完全的匹配，所有信道的所有输出之和将是零，而大于零的值指示不匹配。应当注意到，上面参考图1描述的光学相关器通过组合各光信道的光功率工作，因此受益于光功率为幅度的平方的优点。该特征增强了完全匹配和近似匹配之间的强度差异。例如，考虑40信道光学系统。如果所有信道在组合器处都具有幅度A并且全部同相，得到的幅度是40A，但是光功率(其是所测量的)为(40A)2。如果假设只有一个比特为反相的，那么得到的幅度将是38A(该一个比特将不仅不贡献而且相消地干涉)，而功率将是(38A)2。因通过使用功率工作能有区分近似匹配与匹配的优点。通过使用AC波的相干组合可能产生相同的效果。替代地，可以使用DC电流的直接求和(然而很明显没有任何平方函数的好处)。然而比特加不仅容易实施，而且具有匹配情况出现在零输出时的优点。对于提到的光学相关器，匹配情况是在最大强度时，因而需要一阈值。这对于系统中的噪声是敏感的。比特加是二进制的，如果零是真实的零那么对应于1的DC电压中的漂动将几乎是无关的。比特加由XOR逻辑布置72执行。XOR门当有一个输入而不是两个输入为值l时，输出值l。换言之，真值表为<table>tableseeoriginaldocumentpage12</column></row><table>表1这给出需要的结果，即当对于XOR门的两个输入匹配时，即输入数据中的相关比特与参考数据中的相关比特匹配时，输出是零，而不匹配时输出是l。因此，对于完全匹配的情况每个XOR门72的输出是零。每个输出上是零的情况使用求和/差值电路来检测。每个XOR门72的输出连接到求和电阻器74，峰值/下降检测电路74检测零和。峰值/下降检测电路74更详细的示于图3中。来自所有XOR门72的组合的输入被输入到跨阻放大器80和电阻器82。TIA的输出进入峰值保持电路82和比较器84。该电路被设置为在指示完全匹配的零和的条件下触发。预期"命中率，，将远低于输入数据速率，而且希望将需要搜索一些较长的模式长度。当检测到100%匹配(零差值)，"脉冲拉伸器"86被设计为将输出保持在高一段时间长度，该时间长度对应于其中也可能检测到其它串的"数据页面长度"。可以布置外部延迟以确保该标志确实在检测到第一匹配之前和之后都保持在高，以使它和对应于正搜索的另一串的相似的拉伸脉冲之间有重叠出现。上述的"芯片上的搜索引擎，，可以非常高的速率搜索少量的(也许一个模块就l个)串，但是输出一脉沖形式的标志，该脉冲可能在检测到匹配之前开始，并且保持到检测到匹配之后一些时间。这种大量减少带宽的信号可以容易地与来自其它并行信道的其它电子信号组合，来标示定义为"数据页面长度"的区域中一组搜索串的出现。由于该技术可以在ASIC型的芯片上实现，很多信道的并行处理是可能的。权利要求1.一种模式匹配装置，包括串行到并行转换装置，用于接收输入串行二进制数据电信号并将其转换为至少一个具有N个信道的输入并行二进制数据电信号；以及比较器，用于将该输入并行信号的每个信道与N信道并行参考二进制数据电信号的一信道比较，并且当存在模式匹配时作出指示。2.如权利要求1所述的模式匹配装置，其中串行到并行转换装置优选包括至少一个l:N多路输出选择器。3.如权利要求2所述的模式匹配装置，其中多路输出选择器是l:4，1:8或者1:16多路输出选择器。4.如权利要求2或3所述的模式匹配装置，其中1:N多路输出选择器的每个输出被连接到一系列锁存器电路，所述锁存器电路以多路输出选择器的输出速率被计时，并且每个锁存器电路具有输出信道。5.如权利要求1所述的模式匹配装置，其中串行到并行转换装置包括一系列锁存器电路，每个锁存器电路具有输出信道。6.如前任一权利要求所述的模式匹配装置，包括N信道输出存储器装置，用于存储参考数据模式并在每个信道上输出适当的二进制值。7.如权利要求6所述的模式匹配装置，其中比较器将并行输入信号的每个信道的二进制值与该N信道输出存储器的相关信道上的值比较。8.如之前任一权利要求所述的模式匹配装置，其中比较器包括用于执行该输入并行信号的每个信道的值与该并行参考信号的信道的值的比特加的装置。9.如之前任一权利要求所述的模式匹配装置，其中比较器包括异或(X0R)逻辑布置来对于每个信道将来自输入数据和参考数据的值相加。10.如权利要求9所述的模式匹配装置，其中求和/差值电路对来自每个XOR逻辑布置的输出求和。11.如权利要求10所述的模式匹配装置，其中求和电路包括连接到每个ExOR门的输出的求和电阻器，和连接到所有并行的求和电阻器的跨阻放大器(TIA)。12.如权利要求11所述的模式匹配装置，包括布置在跨阻放大器的输出上的比较器，设置为在检测到零结果时生成触发信号。13.如之前任一权利要求所述的模式匹配装置，设置为基于输入数据生成多于一个并行数据信号，使得各并行输入信号可以与不同的参考才莫式比较。14.如之前任一权利要求所述的模式匹配装置，包括字节边界控制器。15.—种集成电路，包括如之前任一权利要求所述的^t式匹配装置。全文摘要本发明涉及一种完全在电子域实现的模式识别相关器。该相关器具有一个串行到并行转换装置，用于将输入串行二进制数据转换为至少一个输入并行二进制电信号；以及比较器，用于将该输入并行数据信号或者每个输入并行数据信号与参考并行二进制数据信号比较。该串行到并行转换装置可以包括多路输出选择器，以便有效降低数据更新速率，以及一系列锁存器电路，用于提供并行数据信号。比较器可以被配置为执行比特加，并且可以被配置为使得零总和是相关的指示。比特加可以由逻辑门的阵列执行。文档编号H04L7/04GK101371489SQ200680052707公开日2009年2月18日申请日期2006年12月12日优先权日2005年12月12日发明者A·C·莱温申请人:秦内蒂克有限公司