专利名称：：用于td-scdma和4g终端的脉冲密度调制器的制作方法
技术领域：
：本发明提出一种用于TD-SCDMA、B3G(Beyond3G)、4G(第四代移动通信)终端的脉冲密度调制器，属移动通信技术制造领域。技术背景在数字信号处理中，常常需要将多位数字信号转化为一位数字信号。例如，在通信领域，接收器接收到经过编码的数字语音信号，需将它转化为模拟信号，即将原来的模拟语音信号复原。经过编码的语音信号，通常是多位的比特流。因此，如何将多位比特流转化为模拟语音信号，便成为保证通信质量的关键。又如，在一些控制电路中，控制信号是经过计算生成的多位数字信号，而这些数字信号必须转化为模拟信号才能对电路进行控制。因此，如何将多位数字信号转化为符合实际要求的模拟信号，则成为控制电路设计者最关心的问题。在传统的电路设计中，面对上述问题时，通常选择使用由多个分离的电子元器件组成的D/A转换器，有时我们也称它为静态D/A转换器。但是由于静态D/A转换器的组成结构，决定了它在系统中，必须占用一定的空间及消耗一定量的功率。于是在那些要求携带方便的系统方案中，静态D/A转换器就不得不被替换掉。十是人们选择所谓"数字基础"的D/A转换器。而用于数字D/A转换的方法有2种PWM(PulseWidthModulation)脉冲宽度调制和PDM(PulseDensityModulation)脉冲密度调制。这种数字D/A转换器所占用的物理空间比较小，消耗的功率也比较小。因此，适用于对系统硬件大小以及功耗要求比较严格的系统。早在20世纪40年代，PWM就开始被应用在电话中。由于PWM的局限性，人们在二十年后，提出了PDM调制方法。但由于当时的应用市场尚不成规模，因而这种调制方法一直未能得到广泛的关注和应用。近年来，由于数字技术在各个领域里得到了广泛的应用，数字产品飞速发展，数字信号处理开始得到越来越多的关注。于是PDM调制技术重新得到重视，并被应用在不同的领域中。PDM是一种在数字领域提供模拟信号的调制方法。在PDM信号中，逻辑T表示单个脉冲，逻辑"0"表示没有脉冲。通常逻辑"1"和逻辑"0"是不连续的，逻辑'T'比较均匀地分布在每个调制信号周期里。其中单个脉冲并不表示幅值，而一系列脉冲的密度才对应于模拟信号中的幅值。完全由"l"组成的PDM信号对应于幅值为正的电压；而完全由"0"组成的PDM信号则对应于负幅值的电压；由'T邻"O"交替组成的信号则对应于0幅值的电压。数字信号经过PDM调制后，经过一个简单的低通滤波器就可以实现数字信号的数模转换。在RC滤波电路中，选用不同的R、C值，对于调制结果的精度以及上升沿和下降沿的持续时间有很大的影响。因此，合理选取R、C值，使得交流成分的大小和响应速度都能够满足实际应用的要求，这是系统设计的关键。在近几年里，PDM技术广泛地应用于数字系统的各个领域中。在通信领域，许多通信工具中的语音信号还原都使用了PDM技术。几乎所有CDMA手机中，都使用了PDM的专利技术。在控制领域，许多控制单元如电源管理中PDM技术也有应用。在音频电子领域，PDM技术也得到了广泛的应用，如许多消费电子产品中的数字化麦克风。当然，PDM技术也有其局限性。例如，当需要调制的数字信号位数增加时，调制周期就相应变长，滤波器的响应速度也相应变慢。而在应用于D/A转换的调制方法中，PDM技术无疑是一种比较理想的调制方法。
发明内容图1是本设计提出的用于TD-SCDMA、Beyond3G、4G终端的脉冲密度调制系统组成框图。该脉冲密度调制系统由以下部件构成(1)以DSP为核心的控制器(编号101)(2)脉冲密度调制器PDM(102)(3)时钟生成器(103)(4)脉冲密度调制器片外RC低通滤波器(104)其中，DSP101为脉冲密度调制器PDM102提供控制信号，控制脉冲密度调制器PDM102输出信号的电平幅度以及输出信号的刷新速率。时钟生成器103为脉冲密度调制器PDM102提供工作时钟信号。片外RC低通滤波器104则用于将脉冲密度调制器PDM102的输出转换成模拟信号。在上述脉冲密度调制系统中，脉冲密度调制器PDM102由以下部件构成(如图2所示)(1)DSP接口201;(2)时钟门控单元203;(3)时钟分频器202;(4)累加器204;(5)或门205;(6)输出寄存器206;(7)复位电路208;(8)输出控制电路207。如图2所示。在上述组成中，DSP接口201，作为脉冲密度调制器PDM102与外部的DSP101之间的输入输出接口，对外与DSP101之间具有连接接口，对内则与PDM102内部的时钟分频器202、累加器204、或门205、复位电路208之间具有信号连接关系。时钟门控争元203从外部时钟生成器103接收时钟信号，同时从外部时钟生成器103接收PDM时钟使能控制信号，在PDM时钟使能控制信号的作用下，对外部时钟生成器103输入的时钟信号进行门控，产生脉冲密度调制器PDM102内部的工作时钟信号，并将PDM102内部的工作时钟信号输出到时钟分频器202、累加器204、输出寄存器206、复位电路208。时钟分频器202从时钟门控单元203接收工作时钟信号，从DSP接口201接收时钟分频控制信号，在时钟分频控制信号的作用下，利用其内部计数器完成分频，将分频输出信号提供给累加器204使用。累加器204从DSP接口201接收控制信号，从时钟分频器202接收时钟分频信号，从复位电路208接收复位信号，以及从时钟门控单元203接收工作时钟信号。累加器204输出结果到或门205。或门205对来自累加器204的累加结果以及来自DSP接口201的信号做或运算，运算结果输出到输出寄存器206进行寄存。输出寄存器206寄存来自或门205的运算结果，按内部工作时钟同步输出到输出控制电路207。输出控制电路207接收来自输出寄存器206的输出，以及来自DSP接口201的控制信号。在来自DSP接口201的控制信号作用下，将来自输出寄存器206的输出发送到外部的RC低通滤波器104。由RC低通滤波器104完成数字量到模拟量的转换。复位电路208根据通过DSP接口201接收到的来自外部DSP101的复位信号，并按照PDM102内部工作时钟节拍，同步产生PDM102内部复位信号，将PDM102内部复位信号发送到PDM102内部的累加器204、时钟分频器202。PDM102与外部及其内部的详细输入输出信号关系，如图3所示。DSP接口201的输入输出信号如表1所示。时钟门控单元203的输入输出信号如表2所示。累加器204的输入输出信号如表3所示。时钟分频器202的输入输出信号如表4所示。或门205的输入输出信号如表5所示。输出寄存器206的输入输出信号如表6所示。输出控制电路207的输入输出信号如表7所示。复位电路208的输入输出信号如表8所示。PDM102输出逻辑1和逻辑0。它的瑜出是通过一个模拟低通片外滤波器产生一个模拟值。当它输出高电平信号时，电压非常接近电源电压Vcc(在本设计中为3.3V)，而当它输出低电平信号时，电压非常接近于地GND电压。7PDM102应具备有足够的分辨率来执行上述任务。目前，我们期望获得12比特的分辨率。并且，PDM102可以输出从VL到VH(其中Vl是逻辑低电平对应的电压，Vn是逻辑高电平对应的电压)范围内的所有电压值。同时，PDM102的输出还可以被设置成高阻态Hi-Z(即，PDM输出被设置成输出禁止。输出禁止仅在输出脚执行)。PDM102的刷新速率可以由DSP101用DSP软件/固件来设置，更快的刷新速率对应于更短的刷新周期。y在目前的TD-SCDMA、Beyond3G、4G终端中，通常会同时使用多个PDM。在多数情况下，所有的PDM可以被分成若干组。每一组可以包含若干个PDM。每组PDM可以单独使能。这些组均由PDM时钟使能信号PDM—CLK—EN信号控制。每一组PDM均有自己的复位电路。PDM102运行时使用的VCTCXO的频率为19.6608MHz或者19.68MHz。每次PDM102收到DSP的复位信号时进行复位，此时PDM102被初始化为高阻态。当PDM102被设置成高轨电平输出(Rail-Hi)或者是高阻态，PDM102的内部时钟分频器202停止工作。每一个PDM内部的DSP接口201主要由DSP地址总线(DSP—PDM—A)的地址译码器和数据寄存器构成。DSP接口201完成对地址总线(DSP—PDM_A)的地址译码。当译码出的地址落入对应于PDM的内存映射时，DSP数据总线发送到DSP接口201中的数据被寄存到相应的寄存器中。每一个PDM都由其DSP接口中的一个16比特的寄存器所控制，后者被称为PDM寄存器。该PDM寄存器中的存储比特结构如图4所示。如图4所示，标为"PDMValue"的比特位中的值表示在一个212周期内高电平脉冲的数目(处于正常模式时)。DSP101通过其与脉冲密度调制器PDM102之间的地址总线、数据总线写PDM寄存器，在VL至IJ((212-1)/212)*(VH-Vl)的范围内设置PDMValue值。如图4所示，PDM寄存器中的比特位OE_B和RAIL_HI被用作模式比特，OE—B和RAIL—HI的值来自DSP的内存映射寄存器。DSP接口201寄存这些信号并提供给PDM内部相关模块使用。如图4所示，要将PDM102设置成输出VH，需要将模式比特设置成"01"，如表9和表11所示。(若要输出低电平，可以将PDM模式比特设置为成"OO"。)若要禁止PDM102输出，需要OE_B比特置成"1"，如表9和表11所示。时钟分频比率比特位用来对输入时钟进行分频，将输入时钟降低到PDM刷新速率，如表10所示。较长的刷新周期可以节省电源功率，但要求在PDM输出电路使用较大的RC值。该PDM寄存器对于DSP也是可读的。表9模式比特说明。表10时钟分频比特说明表11PDM寄存器用法举例如图5所示，累加器模块204由一个加法器和一个相同比特宽度的寄存器构成。目前该加法器是一个脉动进位加法器，累加器模块204是PDM的"心脏"(即核心)。在复位时，累加器模块204内部寄存器的所有比特位被置成0。否则，在获得时钟使能信号(CK_EN)条件下，在每一个时钟(CK—PDM)脉冲，累加器模块204内部寄存器将保持其值等于该寄存器当前值与PDM一VALUE相加的结果。加法器输出的最高有效位比特即是PDM值(该过程需要在采用输出使能、高轨电平控制、寄存等信号等发送消息之前完成)。如图2和图3所示，图2和图3中的时钟分频器202产生用于累加器模块204的时钟使能信号(CLK—EN)。该模块的用途是对通过分频降低时钟频率来降低累加器模块的耗电。为进一步省电，当输出禁止或当PDM输出被设置成RAIL—ffl模式时，时钟分频单元202也被禁止输出。时钟分频器202还被用于实现对PDM工作时钟分频。利用PDM寄存器的时钟分频比率比特CLK一SELECT比特设定分频比率(请参见表10:时钟分频比特说明)。在复位时(收到ARST—B信号)，时钟分频器202的值被置成0。如图2和图3所示，PDM102内部的时钟门控单元203还使用来自外部时钟生成器CLK_GEN模块103产生的PDM时钟使能信号PDM_CLK_EN信号。它使用该信号门控时钟CK—VCTCXO，从而获得供给各PDM的内部时钟CK—PDM。如图6所示，利用一个一阶RC滤波器实现对PDM输出的片外低通滤波。用"T表示PDM输出PDM_OUTPUT的刷新次数(即，当CLK—EN有效时，在时钟CK—PDM的一个上升沿出现时的刷新次数)，其中r是PDM刷新速率的倒数。这样，若用^^//W表示PDM—OUTPUT在时刻wr的输出电压，用F^;表示在时刻的模拟输出电压，则不难得到,=r卿fW-W-e-徴C)十e，c如图7所示。通过建立一个图5所示累加器的SPW(signalprocessingworkstation,信号处理工作站)模型，以及建立一个图7所示电路的SPW模型，就可以在各种不同的PDM寄存器值PDM_VALUE、各种不同的刷新速率、各种不同RC常数条件下，采用SPW仿真来计算PDM的模拟输出电压波形f丫W。利用这个方法，对于给定的PDM值寄存器，我们测算了经过滤波的PDM输出到达稳定状态时的峰-峰纹波电压。到达稳定状态所需要的时间由RC时间常数决定，正如同一阶滤波器的单步响应时间的情形(即信号在经历一个时间常数后到达最终均值的63%)。到达稳定状态之后，该纹波电压的值取决于PDM寄存器的值。我们发现当PDM值为最小和最人时，纹波电压的值最大。当设定PDM的值小于0x008，稳定状态时输出纹波电压的增加值可以忽略(在较高的PDM值时情况类似)。最大的峰-峰纹波电压&扭&、基于19.68MHz时钟(即最大刷新速率为19.68MHz)的可选刷新速率的滤波器时间常数如表12所示。时间常数RC的选择要保证可以提供给滤波器所要求的全部响应时间，在选择RC后，为了避兔不必要的电源消耗，在F々^e得到銜足盼前提下，应尽可能遝择较慢的刷新速度。图1是脉冲密度调制系统组成框图。图2是脉冲密度调制器PDM的组成框图。图3是脉冲密度调制器PDM输入输出信号描述图。图4是脉冲密度调制器PDM寄存器的存储比特结构描述图。图5是脉冲密度调制器PDM内部累加器框图。图6是脉冲密度调制器PDM片外RC低通滤波器示意图。图7是计算离散时刻的模拟输出电压示意图。具体实施方式实施例1:图1是本设计提出的用于TD-SCDMA、Beyond3G、4G终端的脉冲密度调制系统组成框图。该脉冲密度调制系统由以下部件构成(1)以DSP为核心的控制器(编号101)(2)脉冲密度调制器PDM(102)(3)时钟生成器(103)(4)脉冲密度调制器片外RC低通滤被器(104)其中，DSP101为脉冲密度调制器PDM102提供控制信号，控制脉冲密度调制器PDM102输出信号的电平幅度以及输出信号的刷新速率。时钟生成器103为脉冲密度调制器PDM102提供工作时钟信号。片外RC低通滤波器104则用于将脉冲密度调制器PDM102的输出转换成模拟信号。在上述脉冲密度调制系统中，脉冲密度调制器PDM102由以下部件构成(如图2所示)(1)DSP接口201;(2)时钟门控单元203;(3)时钟分频器202;(4)累加器204;(5)或门205;(6)输出寄存器206;(7)复位电路208;(8)输出控制电路207。如图2所示。在上述组成中，DSP接口201，作为脉冲密度调制器PDM102与外部的DSP101之间的输入输出接口，对外与DSP101之间具有连接接口，对内则与PDM102内部的时钟分频器202、累加器204、或门205、复位电路208之间具有信号连接关系。时钟门控单元203从外部时钟生成器103接收时钟信号，同时从外部时钟生成器103接收PDM时钟使能控制信号，在PDM时钟使能控就信号的作用下，对'外都时钟生成器103输入的时钟信号进行门控，产生脉冲密度调制器PDM102内部的工作时钟信号，并将PDM102内部的工作时钟信号输出到时钟分频器202、累加器204、输出寄存器206、复位电路208。时钟分频器202从时钟门控单元203接收工作时钟信号，从DSP接口201接收时钟分频控制信号，在时钟分频控制信号的作用下，利用其内部计数器完成分频，将分频输出信号提供给累加器204使用。累加器204从DSP接口201接收控制信号，从时钟分频器202接收时钟分频信号，从复位电路208接收复位信号，以及从时钟门控单元203接收工作时钟信号。累加器204输出结果到或门205。或门205对来自累加器204的累加结果以及来自DSP接口201的信号做或运算，运算结果输出到输出寄存器206进行寄存。输出寄存器206寄存来自或门205的运算结果，按内部工作时钟同步输出到输出控制电路207。输出控制电路207接收来自输出寄存器206的输出，以及来自DSP接口201的控制信号。在来自DSP接口201的控制信号作用下，将来自输出寄存器206的输出发送到外部的RC低通滤波器104。由RC低通滤波器104完成数字量到模拟量的转换。复位电路208根据通过DSP接口201接收到的来自外部DSP101的复位信号，并按照PDM102内部工作时钟节拍，同步产生PDM102内部复位信号，将PDM102内部复位信号发送到PDM102内部的累加器204、时钟分频器202。实施例2:PDM102与外部及其内部的详细输入输出信号关系，如图3所示。DSP接口201的输入输出信号如表1所不。时钟门控单元203的输入输出信号如表2所示。累加器204的输入输出信号如表3所示。时钟分频器202的输入输出信号如表4所示。或门205的输入输出信号如表5所示。输出控制电路207的输入输出信号如表7所示。复位电路208的输入输出信号如表8所示。实施例3:PDM102输出逻辑1和逻辑0。它的输出是通过一个模拟低通片外滤波器产生一个模拟值。当它输出高电平信号时，电压非常接近电源电压Vcc(在本设计中为3.3V)，而当它输出低电平信号时，电压非常接近于地GND电压。PDM102应具备有足够的分辨率来执行上述任务。目前，我们期望获得12比特的分辨率。并且，PDM102可以输出从Vl到VH(其中Vi^是逻辑低电平对应的电压，VH是逻辑高电平对应的电压)范围内的所有电压值。同时，PDM102的输出还可以被设置成高阻态Hi-Z(即，PDM输出被设置成输出禁止。输出禁止仅在输出脚执行)。PDM102的刷新速率可以由DSP101用t)SP软件/問件来'设置'，'更快的刷新速率对应子更短的刷新周期。在目前的TD-SCDMA、Beyond3G、4G终端中，通常会同时使用多个PDM。在多数情况下，所有的PDM可以被分成若干组。每一组可以包含若干个PDM。每组PDM可以单独使能。这些组均由PDM时钟使能信号PDM一CLK—EN信号控制。每一组PDM均有自己的复位电路。PDM102运行时使用的VCTCXO的频率为19.6608MHz或者19.68MHz。每次PDM102收到DSP的复位信号时进行复位，此时PDM102被初始化为高阻态。当PDM102被设置成高轨电T输出(Rail-Hi)或者是高阻态，PDM102的内部时钟分频器202停止工作。实施例4:每-个PDM内部的DSP接口201主要由DSP地址总线(DSP一PDM—A)的地址译码器和数据寄存器构成。DSP接口201完成对地址总线(DSP—PDM—A)的地址译码。当译码出的地址落入对应于PDM的内存映射时，DSP数据总线发送到DSP接口201中的数据被寄存到相应的寄存器中。每一个PDM都由其DSP接口中的一个16比特的寄存器所控制，后者被称为PDM寄存器。该PDM寄存器中的存储比特结构如图4所示。如图4所示，标为"PDMValue"的比特位中的值表示在一个212周期内高电平脉冲的数目(处于正常模式时)。DSP101通过其与脉冲密度调制器PDM102之间的地址总线、数据总线写PDM寄存器，在V,.至U((212-1)/212)*(VH-Vl)的范围内设置PDMValue值。如图4所示，PDM寄存器中的比特位OE—B和RAIL—ffl被用作模式比特，OE—B和RAIL_HI的值来自DSP的内存映射寄存器。DSP接口201寄存这些信号并提供给PDM内部相关模块使用。如图4所示，要将PDM102没置成瑜出Vh,需要将模式比特设置成"01"，如表9和表ll所示。(若要输出低电平，可以将PDM模式比特设置为成"00"。)若要禁止PDM102输出，需要OE一B比特置成'T'，如表9和表11所示。时钟分频比率比特位用来对输入时钟进行分频，将输入时钟降低到PDM刷新速率，如表10所示。较长的刷新周期可以节省电源功率，但要求在PDM输出电路使用较大的RC值。该PDM寄存器对于DSP也是可读的。模式比特说明如表9。时钟分频比特说明如表10。PDM寄存器用法举例如表11。实施例5:如图5所示，累加器模块204由一个加法器和一个相同比特宽度的寄存器构成。目前该加法器是一个脉动进位加法器，累加器模块204是PDM的"心脏"(即核心)。在复位时，累加器模块204内部寄存器的所有比特位被置成0。否则，在获得时钟使能信号(CK—EN)条件下，在每一个时钟(CK_PDM)脉冲，累加器模块204内部寄存器将保持其值等于该寄存器当前值与PDM—VALUE相加的结果。加法器输出的最高有效位比特即是PDM值(该过程需要在采用输出使能、高轨电平控制、寄存等信号等发送消息之前完成)。如图2和图3所示，图2和图3中的时钟分频器202产生用于累加器模块204的时钟使能信号(CLK—EN)。该模块的用途是对通过分频降低时钟频率来降低累加器模块的耗电。为进-步省电，当输出禁止或当PDM输出被设置成RAIL一HI模式时，时钟分频单元也被禁止输出。时钟分频器202还被用于实现对PDM工作时钟分频。利用PDM寄存器的时钟分频比率比特CLK—SELECT比特设定分频比率(请参见表10:时钟分频比特说明)。在复位时(收到ARST_B信号)，时钟分频器202的值被置成0。如图2和图3所示，图2和图3中的PDM102内部的时钟门控单元203还使用来自外部时钟生成器CLK—GEN模块103产生的PDM时钟使能信号PDM一CLK—EN信号。它使用该信号门控时钟CK—VCTCXO，从而获得供给各PDM的内部时钟CK—PDM。实施例6:如图6所示，利用一个一阶RC滤波器实现对PDM输出的片外低通滤波。用"r表示PDM输出PDM—OUTPUT的刷新次数(即，当CLK—EN有效时，在时钟CK—PDM的一个上升沿出现时的刷新次数)，其中r是PDM刷新速率的倒数。这样，若用「tf/p表示pdm—output在时刻"r的输出电压，用r^)表示在时刻"r的模拟输出电压，则不难得到如图7所示。通过建立一个图5所示累加器的SPW(signalprocessingworkstation,信号处理工作站)模型，以及建立一个图7所示电路的SPW模型，就可以在各种不同的PDM寄存器值PDM—VALUE、各种不同的刷新速率、各种不同RC常数条件下，采用SPW仿真来计算PDM的模拟输出电压波形PY^。利用这个方法，对于给定的PDM值寄存器，我们测算了经过滤波的PDM输出到达稳定状态时的峰-峰纹波电压。到达稳定状态所需要的时间由RC时间常数决定，正如同一阶滤波器的单步响应时间的情形(即信号在经历一个时间常数后到达最终均值的63%)。到达稳定状态之后，该纹波电压的值取决于PDM寄存器的值。我们发现当PDM值为最小和最大时，纹波电压的值最大。当设定PDM的值小于0x008，稳定状态时输出纹波电压的增加值可以忽略(在较高的PDM值时情况类似)。最大的峰-峰纹波电压、基于19.68MHz时钟(即最大刷新速率为19.68MHz)的可选刷新速率的滤波器时间常数如表12所示。时间常数RC的选择要保证可以提供给滤波器所要求的全部响应时间，在选择RC后，为了避免不必要的电源消耗，在F^pp/e得到满足的前提下，应尽可能选择较慢的刷新速度。表1是DSP接口'20r的输X输出信号"<table>tableseeoriginaldocumentpage14</column></row><table><table>tableseeoriginaldocumentpage15</column></row><table>表10是时钟分频比特说明:-<table>tableseeoriginaldocumentpage16</column></row><table>表11是PDM寄存器用法举例<table>tableseeoriginaldocumentpage16</column></row><table>表12需要理解到的是上述实施例虽然对本发明作了比较详细的说明，但是这些说明，只是对本发明的简单说明，而不是对本发明的限制，任何不超出本发明实质精神内的发明创造，均落入本发明的保护范围内。权利要求1.一种用于TD-SCDMA、Beyond3G、4G终端的脉冲密度调制器，其特征为，该脉冲密度调制器由以下部件构成(1)DSP接口；(2)时钟门控单元；(3)时钟分频器；(4)累加器；(5)或门；(6)输出寄存器；(7)复位电路；(8)输出控制电路；在上述组成中，DSP接口，作为脉冲密度调制器PDM与外部的DSP之间的输入输出接口，对外与DSP之间具有连接接口关系，对内则与PDM内部的时钟分频器、累加器、或门、复位电路之间具有信号连接关系；时钟门控单元从外部时钟生成器接收时钟信号，同时从外部时钟生成器接收PDM时钟使能控制信号，在PDM时钟使能控制信号的作用下，对外部时钟生成器输入的时钟信号进行门控，产生脉冲密度调制器PDM内部的工作时钟信号，并将PDM内部的工作时钟信号输出到时钟分频器、累加器、输出寄存器、复位电路；时钟分频器从时钟门控单元接收工作时钟信号，并从DSP接口接收时钟分频控制信号，在时钟分频控制信号的作用下，利用其内部计数器完成分频，将分频输出信号提供给累加器使用；累加器从DSP接口接收控制信号，从时钟分频器接收时钟分频信号，从复位电路接收复位信号，以及从时钟门控单元接收工作时钟信号，累加器输出结果到或门；或门对来自累加器的累加结果以及来自DSP接口的信号做或运算，运算结果输出到输出寄存器进行寄存；输出寄存器寄存来自或门的运算结果，按内部工作时钟同步输出到输出控制电路；输出控制电路接收来自输出寄存器的输出，以及来自DSP接口的控制信号，在来自DSP接口的控制信号作用下，将来自输出寄存器的输出发送到外部的RC低通滤波器，由RC低通滤波器完成数字量到模拟量的转换；复位电路根据通过DSP接口接收来自外部DSP的复位信号，并按照PDM内部工作时钟节拍，同步产生PDM内部复位信号，将PDM内部复位信号发送到PDM内部的累加器、时钟分频器。2、一种用于TD-SCDMA、Beyond3G、4G终端的脉冲密度调制器PDM，其特征是(1)该脉冲密度调制器PDM输出逻辑1和逻辑0，它的输出是通过一个模拟低通片外滤波器产生一个模拟值，当它输出高电平信号时，电压非常接近电源电压Vcc——在本设计中为3.3V,而当它输出低电平信号时，电压非常接近于地GND电压；(2)该脉冲密度调制器PDM具备多比特表示的高分辨率，可以输出从VL到VH——其中Vr^是逻辑低电平对应的电压，VH是逻辑高电平对应的电压——范围内的所有电压值，同时，该脉冲密度调制器PDM的输出还可以被设置成高阻态Hi-Z，即，PDM输出被设置成输出禁止，输出禁止仅在输出脚执行；(3)该脉冲密度调制器PDM的刷新速率可以由DSP用DSP软件/固件来设置，更快的刷新速率对应于更短的刷新周期；(4)在同时使用多个脉冲密度调制器PDM时，所有的PDM可以被分成若干组，每一组可以包含若干个PDM，每组PDM可以单独使能，这些组均由PDM时钟使能信号控制，每一组PDM均有自己的复位电路；(5)每次脉冲密度调制器PDM收到DSP的复位信号时进行复位，此时PDM被初始化为高阻态；(6)当脉冲密度调制器PDM被设置成高轨电平输出~~Rail-Hi——或者是高阻态，脉冲密度调制器PDM的内部时钟分频器停止工作。3、一种用于TD-SCDMA、Beyond3G、4G终端的脉冲密度调制器PDM，该脉冲密度调制器PDM由DSP接口、时钟门控单元、时钟分频器、累加器、或门、输出寄存器、复位电路、输出控制电路等部件构成，其特征是(1)脉冲密度调制器PDM内部的DSP接口主要由DSP地址总线的地址译码器和数据寄存器构成，DSP接口完成对地址总线的地址译码，当译码出的地址落入对应于PDM的内存映射时，DSP数据总线发送到DSP接口中的数据被寄存到相应的寄存器中；(2)脉冲密度调制器PDM都由其DSP接口中的一个16比特的寄存器所控制，后者被称为PDM寄存器；(3)PDM寄存器中用其存储的数据比特位的值表示在一个周期内高电平脉冲的数目；(4)DSP通过其与脉冲密度调制器PDM之间的地址总线、数据总线写PDM寄存器，设置PDM寄存器中的值；(5)PDM寄存器中的部分比特位被用作模式比特，这些模式比特的值来自DSP的内存映射寄存器，PDM寄存器寄存这些信号并提供给PDM内部相关模块使用，这些模式比特决定了脉冲密度调制器PDM工作的不同模式；(6)PDM寄存器中的模式比特决定了脉冲密度调制器PDM可以工作在正常操作模式、高轨电平输出模式、禁止输出模式即高阻态Hi-Z模式；(7)PDM寄存器中的部分比特位被用作时钟分频比率比特位，时钟分频比率比特位用来对输入时钟进行分频，将输入时钟降低到PDM刷新速率，较长的刷新周期可以节省电源功率，但要求在PDM输出电路使用较大的RC值；(8)该PDM寄存器对于DSP也是可读的。4、一种用于TD-SCDMA、Beyond3G、4G终端的脉冲密度调制器PDM，该脉冲密度调制器PDM由DSP接口、时钟门控单元、时钟分频器、累加器、或门、输出寄存器、复位电路、输出控制电路等部件构成，其特征是(1)脉冲密度调制器PDM内部的累加器模块由一个加法器和一个相同比特宽度的寄存器构成，该加法器是一个脉动进位加法器；(2)在复位时，该累加器模块内部寄存器的所有比特位被置成O。否则，在获得时钟使能信号条件下，在每一个时钟脉冲，累加器模块内部寄存器将保持其值等于该寄存器当前值与PDM寄存器中PDM值相加的结果，加法器输出的最高有效位比特即是PDM值；(3)脉冲密度调制器PDM内部的时钟分频器产生用于累加器模块的时钟使能信号，该模块的用途是对通过分频降低时钟频率来降低累加器模块的耗电，为进一步省电，当输出禁止或当PDM输出被设置成高轨电平输出模式RAIL一HI模式时，时钟分频单元被禁止输出；(4)时钟分频器还被用于实现对PDM工作时钟分频。利用PDM寄存器的时钟分频比率比特设定分频比率，在复位时，时钟分频器的值被置成0;(5)脉冲密度调制器PDM内部的时钟门控单元还使用来自外部时钟生成器模块产生的PDM时钟使能信号，它使用该信号门控外部时钟生成器发来的时钟信号，从而获得供给各PDM的内部时钟。全文摘要本发明提出一种用于TD-SCDMA、Beyond3G、4G终端的脉冲密度调制器。该脉冲密度调制器PDM由DSP接口、时钟门控单元、时钟分频器、累加器、或门、输出寄存器、复位电路、输出控制电路等部件构成。它的输出是通过一个模拟低通片外滤波器产生一个模拟值。当它输出高电平信号时，电压非常接近电源电压Vcc，而当它输出低电平信号时，电压非常接近于地GND电压。该脉冲密度调制器PDM可以具备多比特表示的高分辨率，可以输出从逻辑低电平到逻辑高电平范围内的所有电压值。该脉冲密度调制器PDM的输出还可以被设置成高阻态。该脉冲密度调制器PDM的刷新速率可以由DSP用DSP软件/固件来设置。在同时使用多个脉冲密度调制器PDM时，所有的PDM可以被分成若干组。每一组可以包含若干个PDM。每组PDM可以单独使能。这些组均由PDM时钟使能信号控制。每一组PDM均有自己的复位电路。每次脉冲密度调制器PDM收到DSP的复位信号时进行复位，被初始化为高阻态。当脉冲密度调制器PDM被设置成高轨电平输出或者是高阻态，脉冲密度调制器PDM的内部时钟分频器停止工作。文档编号H04B14/04GK101252397SQ20071006908公开日2008年8月27日申请日期2007年6月15日优先权日2007年6月15日发明者许晓斌,许雪琦申请人:浙江华立通信集团有限公司