认知无线电频谱感测用长延迟生成技术的系统、方法和装置的制作方法

专利名称：认知无线电频谱感测用长延迟生成技术的系统、方法和装置的制作方法
技术领域：
总的来说，本发明涉及一种用于认知无线电的频谱感测，更具 体地，涉及一种通过将长时延迟生成才支术用于才莫拟自相关(AAC) 的频i普感测。
背景技术：
随着对于无线通信不断增长的需要，在逐渐增大的压力下无线 频谱资源不断涌现。近来，提出了一种感测无线电(CR)技术，以 通过提供动态频谱资源管理来提高频谱应用的效率。实际上，这种
全开发的那部分批准的频i普资源。因此，通过采用动态频i普资源管 理，CR系统可提供空闲频谱段的使用，并保证主要用户的权利。
为了分配未^f吏用的频_潜资源，CR系统必须包含频语感测4支术， 以在覆盖各种通信标准的宽频范围内精确且快速地识别频谱的使 用情况。此外，优选地，频镨感测技术消耗少量功率且容易实施。
总的来说，可将现有的频-潜感测l支术分为两类一(1)能量4企 测和(2)特征;险测。然而，这两种频语感测才支术在CR系统的使用 中都不理想。实际上，能量检测频谱感测技术需要仔细地选择一个 或多个阈值等级并且经常容易受到噪声和像噪声 一样的宽带数字 调制信号的攻击。同样地，特征检测频谱感测技术需要较长的处理 时间、额外的凄t字石更件资源、以及大功诔毛。

发明内容
根据本发明的示例性实施例，存在一种才莫拟自相关的方法。该 方法可包括提供模拟当前输入信号；提供模拟延迟信号，其中，模 拟延迟信号比模拟当前输入信号滞后预定时间延迟；将^f莫拟当前输 入信号与模拟延迟信号相互关联，以生成相关数据；以及基于与信
号类型的特征(signature)相匹配的相关数据来检测信号类型，其 中，该特征与预定时间延迟有关。
根据本发明的另一实施例，提供了一种模拟自相关系统。该系 统可包括模拟当前输入信号和用于提供才莫拟延迟信号的延迟发生 器，其中，模拟延迟信号比模拟当前输入信号滞后预定时间延迟。
该系统还可以包括乘法器，用于将模拟延迟信号与才莫拟当前输入信 号相乘，以生成乘积输出；积分器，用于对乘积lt出进4亍积分，以 生成相关数据；以及媒体访问控制(MAC)模块，用于根据与信号 类型的特征相匹配的相关数据来检测信号类型，其中，该特征与预 定时间延迟有关。
根据本发明的又一实施例，提供了一种^f莫拟自相关系统。该系 统可包括用于提供模拟当前输入信号的装置和用于提供模拟延迟 信号的装置，其中，模拟延迟信号比模拟当前输入信号滞后预定时 间延迟。该系统还可以包括用于将模拟当前输入信号与模拟延迟信 号相关联以生成相关数据的装置以及用于根据与信号类型的特征 相匹配的相关数据来检测信号类型的装置，其中，该特征与预定时 间延迟有关。


现在，将参照附图用一般术语描述本发明，其中，附图不需要
按比例绘制，在附图中
信号接收的模拟自相关(ACC)的运行环境。
图2示出了根据本发明示例性实施例的使用模拟自相关 (AAC)的频i普感测的示例'性方法。
图3示出了根据本发明示例性实施例的通过移位寄存器组 (register bank )实现的长时延迟生成器。
图4示出了根据本发明示例性实施例的通过随机存取存储器 (RAM)单元实现的长时延迟生成器。
图5示出了根据本发明示例性实施例的WLAN标准802.11a信 号的示例性结构。
图6A和图6B示出了根据本发明示例性实施例的与检测 WLAN 802.11 a信号有关的模拟自相关。
图7至图9示出了根据本发明示例性实施例的具有各种延迟的 模拟自相关的仿真。
具体实施例方式
以下，将参照附图更加全面地描述本发明，在附图中示出一些 但不是所有的本发明的实施例。当然，这些发明可以许多不同的形 式实施，并不限于本文所描述的实施例，相反，提供这些实施例使 得本公开满足可应用的法律要求。通篇中相同的标号表示相同的元件。
本发明的示例性实施例将提供用于检测或确定当前是否占用 了一个或多个频谙的模拟自相关(AAC)技术。根据本发明的示例 性实施例，AAC技术可包括将接收到的信号和延迟信号进行比较来 确定相关数据。然后，相关数据可将被用于AAC技术，来确定是 否检测到了有意义的信号。如果检测到了有意义的信号，则AAC 技术可确定当前占据了与接收到的信号有关的频谱。应当理解，可 在才莫拟域中执行AAC技术的一个或多个部分，以4是供4氐功率才喿作 和实时计算。
如上所述，AAC技术可以根据延迟功能来延迟一个或多个接 收信号为基础。在使用AAC技术执行延迟功能过程中，本发明的 示例性实施例可提供长时延迟发生器。4艮据本发明示例性实施例的 长时延迟发生器可提供数字域中的 一个或多个延迟，而不损失信号 的自相关特性。通常，长时延迟发生器可包括一个或多个才莫/数转换 器(ADC)、存储元件、数/模转换器(DAC)。可通过移位寄存器 组或随才几存取存4渚器(RAM)单元来实现存4诸元件。
过延迟数字域中的接收信号，使得延迟信号的信号质量不受延迟时
长的影响。实际上，无论是延迟较长的时间周期还是较短的时间周 期，通常只有其从模拟域到数字域的转换以及从数字域转换回模拟 域会影响延迟信号的质量。因此，可选择由长时延迟发生器提供的 延迟，而不破坏接收信号的完整性。根据本发明的示例性实施例， 通过存储元件的时钟速度来确定最小可实现延迟步长，而通过存储 元件的大小来确定最大可实现延迟步长。图1示出了 AAC系统100的部件，该AAC系统100包括天线 102、调谐器104、长时延迟发生器106、乘法器108、积分器IIO、 放大器112、模/数转换器(ADC) 114、以及媒体访问控制(MAC) 才莫块116。现在，将参照图1和图2描述AAC系统100的操作。步骤202 中，可乂人天线102和调谐器104获得当前输入信号x (t)。更具体 地，首先通过天线102接收射频(RF)信号。才艮据本发明的示例性 实施例，天线102可为在宽频范围内(伊C选;也，在乂人几兆赫到几千 兆赫的范围内)可操作的宽频带全向天线。通过天线102接收到的 RF信号将被提供给调谐器104,其处理接收到的RF信号并输出当 前输入信号x (t )。才艮据本发明的实施例，调谐器104可为射频(RF)接收器，其 对特定频谱段的接收RF信号进行滤波。尽管可以利用不背离本发 明实施例的可选的带宽大小，但频谱段的带宽将在几MHz范围内。 调谐器104也可将过滤的信号降频变换到几MHz范围内，以放宽 对长时延迟发生器106的l喿作要求。在4丸4亍上述滤波和/或降频变换 之后，调谐器104可输出当前输入信号x (t )。如步骤204所示，可使用长时延迟发生器106来延迟当前输入 信号x (t)。具体地，可向当前输入信号x (t)提供某一延迟时间 周期或值Td。由长时延迟发生器106提供的延迟值Td可以是与一 个或多个周期信号才各式有关的预定且p舉一 的i"直。如下面更详细的描述所示，长时延迟发生器106可根据数字域的延迟值Td来延迟当前 输入信号x(t)。然而，长时延迟发生器106可输出模拟域的延迟 信号x (t - Td )。在步骤206中，根据模拟自相关技术，可将当前输入信号x(t) 与延迟信号x(t-Td)比较或相关联，以生成相关数据。更具体地， 原始输入信号x (t)和相应的延迟信号x (t - Td )之间的模拟自相 关可通过利用模拟乘法器108将这两个信号相乘并利用模拟积分器 110对生成的结果进行积分以生成模拟相关数据来实现。根据本发 明的示例性实施例，模拟积分器110可以是滑窗积分器 (sliding-window integrator )。 然后，可通过放大器112放大并通过 模/数转换器(DAC) 114数字化在积分器110的输出处提供的模拟 相关lt才居。在步骤208中，随后可通过々某体访问控制(MAC )模块116来 检查数字化的相关数据。具体地，MAC模块116可确定数字化的 相关数据是否与和延迟值Td有关的已知信号或信号类型的特征相 匹配。例如，MAC模块116可确定数字化的相关数据是否超过一 个或多个阈值。如果MAC模块116确定数字化的相关数据与已知 信号或信号类型的特征不匹配，贝'j MAC模块116可确定在当前输 入信号x(t)中检测到或识别到无意义的数据，如步骤210所示。另一方面，MAC才莫块116可^r测到数字化的相关数据与已知 信号或信号类型的特征相匹配。例如，数字化的相关数据可超过一 个或多个阈值。在这种情况下，MAC模块116可确定接收到的输 入信号是有意义的信号，如步骤212所示。冲艮据本发明的实施例， MAC模块116还可以识别或还可以提供接收到的输入信号的指示 和/或接收到的输入信号的类型。 如步骤204所述，在生成延迟信号x (t-Td)过程中，长时延 迟发生器106可应用量化和再生。应当理解，也可以通过长时延迟 发生器106选择性地量化和再生无延迟信号(即，当前输入信号x (t))(但该延迟信号未被延迟任一延迟值Td)。通过这样做，可使 得两个信号的质量相同，提高自相关的可能性。此外，涉及延迟信 号x (t - Td )的量化和再生的固有延迟将被自动提供给当前输入信 号x(t)，因此消除了对导致量化和再生中的固有延迟的4青确定时 控制模块的需要。一种使用移位寄存器组的长时延迟发生器。根据本发明的实施 例，可4吏用移位寄存器组来实现图1的长时延迟发生器106。如图 3所示，长时延迟发生器106包括模/数转换器(ADC) 302、移位 寄存器组304、与移位寄存器组304进行通信的寻址电路306、以 及两个或更多个^t/才莫转换器(DAC) 308、 310。如图1所示，可通过前面的调谐器104来对当前输入信号x(t) 进行降频变换和频带限制。因此，可以;改宽图3中ADC302的操作 要求(包括采样频率)。实际上，ADC 302的采样频率fs将确定移 位寄存器组304的单位延迟Tud。 ADC 302的分辨率等于移位寄存 器纟且304的^f立宽和DAC308、 310的分，辟率。再次参照图3，根据时钟信号(优选地在每个时钟的上升沿或 下降沿)利用ADC302采样并数字化当前输入信号x (t)，从而生 成数字化的当前输入信号x' (t)。然后，将数字化的当前输入信号 x' (t)存储到移位寄存器组304的第一列/寄存器(0)。在每个时钟 周期(优选地在上升沿或下降沿)，移位寄存器组304将数据从前 一列/寄存器移动或转移到下一列/寄存器。因此，在时间t，移位寄 存器组304可在第0列/寄存器处存储当前输入信号x' (t)、在第一 列/寄存器处存储第一延迟信号x' (t-Tud)，在第二列/寄存器处存 储第二延迟信号x' (t-2Tud),在第三列/寄存器处存储第三延迟信
号x' (t_3Tud)等，其中，Tud是由移位寄存器组304的每个列/寄 存器提供的单位延迟。如果期望的延迟是Td,则期望的输出将在列 /寄存器n处，其中，n=Td/Tud。因此，在移位寄存器组304的第n 歹'J/寄存器处的延迟信号可为x' (t-nTud)。
一旦确定了期望的列/寄存器n，则寻址电路306可选择来自第 n歹'J/寄存器的数字化延迟信号x' (t - rvTud ),作为到DAC 310的输 入，用于再生出模拟延迟信号x〃 (t-n.Tud)。同样地，从第0歹'J/ 寄存器输出的数字化当前输入信号x' (t)可^^是供给DAC308,用 于再生出模拟当前输入信号x〃 (t)。因此，长时延迟发生器106的 输出可为再生的当前输入信号x〃( t)和延迟输入信号x〃( t - rvTud )。 通过使用将由相同时钟信号触发的两个基本相同的DAC308、 310， 再生信号x〃 (t)和x〃 (t-n.Tud)的质量可4皮此相同，因此最小化 DAC308、 310对随后才莫拟自相关计算的影响。
应该理解，由移位寄存器组304实现的长时延迟发生器106可 利用相对简单的寻址电路306。例如，如图3所示，移位寄存器组 304将不需要输入寻址，这是因为长时延迟发生器106的输入总是 提供给移位寄存器组304的第0列/寄存器。此外，第一 DAC 308 的输入被硬接线连接到移位寄存器组304的第0列/寄存器的输出。 然后，寻址电路306可从每一列/寄存器的N个输出中选择第二DAC 310的输入。
一种4吏用RAM的长时延迟发生器。才艮据本发明的实施例，可 以选4奪性地使用随冲几存取存^f诸器(RAM )来实现图1的长时延迟发 生器106。如图4所示，长时延迟发生器106可包括模/数转换器 (ADC ) 402、 RAM 404、与RAM 404进行通信的存储控制器406、 以及两个或更多个数/模转换器DAC408、 410。
如图1所示，可通过前面的调谐器104来对当前l俞入4言号x(t) 进行降频变换和频带限制。因此，可以放宽图4中ADC402的操作 要求(包括采样频率)。实际上，ADC 402的采样频率f;将确定RAM 404的单位延迟Tud。 ADC 402的分辨率等于RAM 404的位宽和 DAC 408、 410的分#碎率。
仍然参照图4， 4艮据时钟信号(优选地在每个时钟的上升沿或 下降沿)利用ADC402采样并数字化当前输入信号x (t)，从而生 成数字化的当前输入信号x' (t)。然后，将数字化的当前输入信号 x' (t)存储到RAM 404的任一列中，该列可由存储控制器406来 确定。在每个时钟周期(优选地在上升沿或下降沿)，存储控制器 406可确定下一存储位置，即，RAM404下一行的行地址。例如， 如图4所示，存储控制器406可从RAM404的底部行(例如，0行) 开始，并以顺序地方式增力"亍;也址。因此，在时间t， RAM 404可 在第O行处存储当前输入信号x' (t),在第一行处存储第一延迟信 号x' (t-Tud),在第二行处存储第二延迟信号x' (t-2Tud)，在第 三行处存储第三延迟信号x' (t-3Tud)等，其中，Tud是RAM404 的每一行的持续延迟。如果期望的延迟是Td,则期望行地址的输出 将在第n行处，其中，n=Td/Tud。因此，在RAM 404的第n行处的 延迟信号可为x' (t-n.Tud)。然而，应该理解，存储控制器406在 不背离本发明的实施例的情况下也可以确定RAM 404的不相邻4亍 或不连续行中的下一存储位置。
一旦计算出了期望的行n，则存储控制器406可选择来自第n 行的数字化延迟信号x' (t - n'Tud )，作为到DAC 410的输入，用于 再生出模拟延迟信号x〃 (t-n.Tud)。同样地，从第O行输出的数字 化当前输入信号x' (t)可被提供给DAC 408，用于再生出模拟当前 输入信号x〃(t)。因此，长时延迟发生器106的输出可为再生的当 前输入信号x〃 (t)和延迟输入信号x〃 (t-n.Tud)。通过使用将由
相同时钟信号触发的两个基本相同的DAC 408、 410,再生信号x〃(t)和x〃 (t-n.Tud)的质量可4皮此相同，因此最小化DAC 408、 410对随后模拟自相关计算的影响。应该理解，使用RAM 404实现的长时延迟发生器106可以比 使用移位寄存器组304实现的延迟发生器的尺寸更小。实际上，与 移位寄存器组304相比，RAM 304的单位存储单元将占据更小的面 禾口、并且功碑C更少。一种使用IEEE 802.11信号的AAC的示例性实施例。才艮据本发 明的示例性实施例，对多种类型信号进行仿真的长时延迟发生器 106可采用模拟自相关(AAC)技术。如图5所示，根据示例性的 信号类型，在帧结构500开始，标准IEEE 802.11a-正交频分多路 复用(OFDM)信号可具有同步才艮头502。 IEEE 802.11a信号类型 的报头可包括短报头504、保护间隔506、和长报头508。短报头 504可包括相同的净艮头(t广t!。),每个报头都持续0.8微秒(usee )。 保护间隔506包括两个0.8 usec信号。长才艮头508可包括两个相同 的信号(Tl-T2),每个信号都持续3.2 usec。在图5中，在802.11 的情况下，适当的延迟量Td可以是0.8 usee的倍数。作为实例，图6A示出了当时间延迟为3.2 usee时，当前l針入 IEEE 802.11a信号x〃 (t)和延迟IEEE802.il信号x〃 ( t - Td )之间 的比较。在这种情况下，自相关可具有两个高度相关的数据值，由 于七个短才艮头602相关而生成一个凄t据值，并由于长才艮头604的相 关而生成另一凄t据值。应该理解，通过4吏用乘法器108将802.11a 信号x〃 (t)和延迟IEEE802.il信号x〃 (t-Td)相乘并利用积分器 IIO对结果进行积分，来获得相关数据。在另一方面，图6B示出了 当时间延迟Td为4.0 usee时，当前输入信号x〃 ( t)和延迟信号x〃 (t-Td)之间的比较。在这种情况下，自相关可具有由于六个短报 头610相关而生成一个高1直。因此，如果AAC的结果是具有3.2 usee 延迟的两个高值和具有4.0 usec延迟的一个高值，则接收到的信号 可寻皮识别为802.lla。才奂句i舌来i兌，3.2 usee和4.0 usee的延迟可以 是802.11a信号的特征。图7至图9所示的下列示例性仿真结构可适用于由移位寄存器 组304或RAM 404实现的长时延迟发生器106。长时延迟发生器 106的输入可被设置为以40 MHz为中心的IEEE 802.11a信号。用 于IEEE 802.1 la信号的空闲间隔将祐:设置为4.0 usee,且具有0.25 usee的保护间隔506。可通过64正交调幅(64 QAM )来调制IEEE 802.11a信号中的数据。为了得到图7和图8中的仿真结果，假设 调谐器104、乘法器108、和积分器110是理想的。同样地，，￡设 ADC 302、 402、移位寄存器304或RAM 404、以及DAC308、 310、 或408、 410的分辨率和4立宽老卩是无限的。图7示出了当延迟Td被设置为3.2 usee时AAC仿真的结果。 更具体地，图7A示出了包含三个帧的IEEE 802.11a信号的当前输 入信号x〃(t)。图7B示出了图7A的延迟信号，作为长时延迟发生 器106的延迟输出x〃 (t-Td)。图7C示出了通过乘法器108将当 前输入信号x〃 (t)与延迟信号x〃 (t-Td)相乘的输出。图7D示 出了通过利用积分器IIO对乘法器108的输出进行积分而生成的相 关数据。如图7D所示，相关数据可提供帧，每个帧均具有两个高 峰值702、 704。因此，通过将阈值设置在0.6V左右，可获得具有 3.2 usee延迟的两个峰值的特4正，并且可4艮据该特4正识别802.1 la信 号。图8示出了当延迟Td被设置为4.0 usee时AAC仿真的结果。 更具体地，图8A示出了包含三个帧的802.11a的当前输入信号x〃 (t)。图8B示出了图8A的延迟信号，作为长时延迟发生器106的 延迟输出x〃 (t-Td)。图8C示出了通过乘法器108将当前输入信 号x〃 (t)与延迟信号x〃 (t-Td)相乘的输出。图8D示出了通过
利用积分器110对乘法器108的输出进行积分而生成的相关数据。 如图8D所示，相关凄史据可^是供帧，每个帧均具有一个高峰值802。 因此，通过将阈值设置在0.6 V左右，可获得具有4.0 usee延迟的 一个峰值的特征，并且可根据该特征识别802.11a信号。图9示出了当使用没有高性能构建模块的长时延迟发生器的 AAC仿真结果。更具体i也，在图9的仿真中，延迟时间一皮i殳置为 4.0usec， ADC 202、 302和DAC 208、 210、 308、 310的采才羊步贞率 被设置为320MHz，以及ADC202、 302和DAC208、 210、 308、 310的分辨率和移位寄存器204或RAM 304的位宽被设置为5比特。 在该仿真中，，i设天线102、调谐器104、乘法器108、和积分器 IIO是J里想的。图9A示出了包含三个帧的IEEE 802.11a信号的当前输入信号 x〃(t)。图9B示出了图9A的延迟信号，其作为长时延迟发生器106 的延迟输出x〃 (t-Td)。图9C示出了通过乘法器108将当前输入 信号x〃 (t)与延迟信号x〃 (t-Td)相乘的输出。图9D示出了通 过利用积分器110对乘法器108的输出进行积分而生成的相关数 据。应该理解，图9D的相关数据与图8D提供的相关数据基本相 同。实际上，如图9D所示，每个帧均具有一个高峰^直802。因此， 通过将阈值设置在0.6 V左右，可获得具有4.0 usec延迟的一个峰 值的特征，并且可才艮据该特征识别802.11a信号。本领域技术人员应当理解此处阐述的许多修改以及其它实施 例，对于他们而言，这些发明具有在前描述以及相关附图中表现出 的主旨上的优点。因此，应该理解，这些发明并不限于所7>开的特 定实施例，并且一些^f多改和其它实施例应包4舌在所附一又利要求的范 围内。尽管这里采用了特定的术语，但是它们仅仅是作为一般性及 描述性的意义来使用的，并不是作为限制的目的来使用的。
权利要求
1. 一种才莫拟自相关的方法，包^^:提供模拟当前输入信号；提供模拟延迟信号，其中，所述模拟延迟信号比所述模 拟当前输入信号滞后预定时间延迟；将所述模拟当前输入信号与所述模拟延迟信号相关联， 以生成相关婆t悟；以及才艮据与信号类型的特征相匹配的所述相关凄史据才企测所述 信号类型，其中，所述特征与所述预定时间延迟有关。
2. 根据权利要求1所述的方法，其中，提供所述模拟延迟信号包 括数字化与所述模拟当前输入信号有关的才莫拟原始输入信— 将数字化的原始输入信号存储在具有多个存储位置的存 储元件的第 一存储位置中；将所述第 一存储位置中的所述数字化的原始输入信号移 位到一个或多个第二存储位置，其中，每个第二存储位置均与 时间延迟有关；以及从所述一个或多个第二存储位置中的 一 个存储位置再生 所述模拟延迟信号。
3. 根据权利要求2所述的方法，其中，所述存储元件是移位寄存 器组，其中，所述多个存储位置包括所述移位寄存器组的寄存
4. 根据权利要求2所述的方法，还包括从所述第一存储位置再生 所述模拟当前输入信号。
5. 根据权利要求2所述的方法，其中，移位所述数字化的原始输 入信号包括根据一个或多个时钟沿将所述第 一存储元件中的 所述数字化的原始输入信号移位到一个或多个第二存储位置。
6. 根据权利要求2所述的方法，其中，通过下列步骤获得所述模 拟原始输入信号通过天线接收射频(RF)信号；以及通过调谐器对所接收的RF信号过滤，以获得所述模拟原 始输入信号。
7. 根据权利要求6所述的方法，其中，对所接收的RF信号过滤 包括对所接收的RF信号进行降频变换。
8. 根据权利要求1所述的方法，其中，提供所述模拟延迟信号包 括数字化模拟原始输入信号，以生成多个数字化的输入信提供具有多个行的随机存取存储器(RAM );在第一时间周期内选择所述多个^f亍中的第一^f亍，并在所 述第一时间周期之后的第二时间周期内选择所述多个行中的 至少一个第二行，其中，将所述多个数字化的输入信号中的第 一数字化输入信号存储到所述第一行，并且将所述多个数字化 的输入信号中的第二数字化输入信号存储到所述第二行，其 中，所述第二行与来自所述第一行的时间延迟有关；以及从RAM的所述第二行再生所述模拟延迟信号。
9. 根据权利要求8所述的方法，还包括从RAM的所述第 一行再 生所述模拟当前输入信号。
10. 根据权利要求1所述的方法，其中，所述特征还与超过至少一 个阈值的所述相关数据中的预定数量的峰值有关。
11. 根据权利要求1所述的方法，其中，将所述模拟当前输入信号 与所述模拟延迟信号相关联以生成相关数据包括将所述模拟当前输入信号与所述模拟延迟信号相乘，以 生成乘积l命出；以及对所述乘积输出进行积分，以生成所述相关数据。
12. 根据权利要求1所述的方法，其中，将所述模拟当前输入信号 与所述模拟延迟信号相关联以生成相关数据包括数字化所述相关数据，其中，根据与所述信号类型的所 述特征相对应的所述数字化的相关数据来检测所述信号类型。
13. —种用于模拟自相关的系统，包括模拟当前输入信号；延迟发生器，用于提供模拟延迟信号，其中，所述模拟 延迟信号比所述模拟当前输入信号滞后预定时间延迟；乘法器，将所述模拟延迟信号与所述模拟当前输入信号相乘，以生成乘积举lr出；积分器，对所述乘积llr出进4亍积分，以生成相关凄t据；以及媒体访问控制(MAC)才莫块，用于根据与信号类型的特 征相匹配的所述相关数据检测所述信号类型，其中，所述特征 与所述预定时间延迟有关。
14. 根据权利要求13所述的系统，其中，所述延迟发生器包括模/数转换器(ADC ),数字化当前接收到的模拟输入信号， 以生成数字化的输入信号；存储元件，具有多个存储位置，其中，所述数字化的输 入信号被存储在所述多个存储位置的第一存储位置，其中，所 述数字化的输入信号从所述第 一存^f诸位置被移位到 一 个或多 个第二存储位置，其中，每个第二存储位置均与时间延迟有关；寻址电路，用于选择所述一个或多个第二存储位置中的 一个存储位置；以及第一数/模转换器(DAC),用于从所述一个或多个第二存 储位置中所选取的一个存储位置再生所述模拟延迟信号。
15. 根据权利要求14所述的系统，其中，所述存储元件是移位寄 存器组，其中，所述多个存储位置包括所述移位寄存器组的寄存器。
16. 才艮据斥又利要求14所述的系统，还包括笫二凄t/才莫转换器(DAC ),用于从所述第一存储位置再生所述模拟当前输入信 号。
17. 根据权利要求14所述的系统，其中，所述第一存储器中的所 述凄t字化的输入信号才艮据一个或多个时钟沿^皮移位到一个或 多个第二存储位置。
18. 根据权利要求14所述的系统，还包括天线，用于接收射频(RF)信号；以及调谐器，用于过滤所接收到的RF信号，以获得所述模拟 原始输入信号。
19. 根据权利要求18所述的系统，其中，所述调谐器对所接收到 的RF信号进行降频变换。
20. 根据权利要求13所述的系统，其中，所述延迟发生器包括模/数转换器(ADC),用于数字化模拟原始输入信号，以 生成多个数字化的输入信号；存储元件，具有多个行；存储控制器，用于在第一时间周期内选择所述多个行的 第 一行，并在所述第 一时间周期之后的第二时间周期选择所述 多个行的至少一个第二行，其中，所述多个输入信号的第一数 字化输入信号被存储到所述第一行，并且所述多个信号的第二 数字化输入信号被存储到所述第二行，其中，所述第二行与来 自所述第一行的时间延迟有关；以及第一数/模转换器(DAC ),用于从RAM的所述第二行再 生所述模拟延迟信号。
21. 根据权利要求20所述的系统，还包括第二数/模转换器(DAC)，用于从RAM的所述第一行再生所述才莫拟当前输入 信号。
22. 根据权利要求13所述的系统，其中，所述特征还与超过至少 一个阈值的所述相关数据中的预定数量的峰值有关。
23. 根据权利要求13所述的系统，还包括用于数字化所述相关数 据的模/数转换器，其中，媒体访问控制(MAC)模块根据与 信号类型的特征相匹配的所述数字化的相关数据来检测所述 信号类型。
24.—种用于才莫拟自相关的系统，包括用于提供模拟当前输入信号的装置；用于提供模拟延迟信号的装置，其中，所述模拟延迟信 号比所述模拟当前输入信号滞后预定时间延迟；用于将所述模拟当前输入信号与所述模拟延迟信号相关 联以生成关联数据的装置；以及用于根据与信号类型的特征相匹配的所述相关数据来检 测所述信号类型的装置，其中，所述特征与所述预定时间延迟 有关。
全文摘要
本发明的实施例提供了一种用于认知无线电系统频谱感测的长时延迟发生器。长时延迟发生器可包括模/数转换器(ADC)、存储元件、和数/模转换器(DAC)。存储元件可利用移位寄存器组或者随机存取存储器(RAM)单元。长时延迟发生器可通过数字化接收到的信号，延迟数字域中的接收信号，以及将延迟信号重新构造为模拟量来提供可选的延迟。然后，使用模拟自相关技术将模拟延迟信号和原始输入信号进行比较或将这两个信号相关，以确定是否识别或检测到有意义的信号类型。
文档编号H04L1/00GK101123477SQ20071013586
公开日2008年2月13日 申请日期2007年7月30日 优先权日2006年7月28日
发明者乔伊·拉斯卡尔, 宋泰中, 朴钟珉, 李彰浩, 李成洙, 李贞奭, 林奎汰, 金学善, 金起弘 申请人:三星电机株式会社