专利名称：用于同步数字传输的接收器方案的制作方法
技术领域：
本发明涉及数字传输的领域，特别涉及一种用于同步光学网络的接 收器方案。
背景技术：
当前的数字接收器通常包括时钟恢复电路、采样/保持电路和比较 器。由所述数字接收器接收并处理具有脉沖串的输入信号，以便从中提 取数据流。简而言之，所述时钟恢复电路从所迷输入信号中恢复一个时
样，并且产生稳定的信号电平以供所述比较器进朽-处理。该比较器把所 采样的信号的模拟值与一个阈值进行比较以便确定采样值，所述采样值 可以由解调器等进一步处理。对于每一个时钟周期重复这一过程。
在存在输入信号正经历定时抖动的情况下，当前的数字接收器的操 作可能会发生恶化。这是因为所述定时抖动使得所述时钟恢复电路选择 可能不精确的时钟事件，这又使得由所迷比较器使用的数据限制电平不 精确，从而导致可能是可校正的或不可校正的比特差错。此外，为使所 恢复的时钟变得稳定通常必须有几个比特周期。因此，由于时钟恢复差 错和/或建立稳定时钟所必需的时间，恢复突发模式数字传输信号非常困难。
发明内容
本发明通过提供一种非常适用于突发模式和连续模式数字信号接 收的数字接收器来对现有技术进行改进。具体来说，根据本发明的数字
接收器提供一个时间标记序列，采样保持电路把所述时间标记与输入脉 冲串内的一个脉沖序列相关联。所述输入脉沖串包4舌一个乐:K冲序列，该 脉沖序列表示所传送的信息。所述采样保持电路包含由计数器提供的时 间标记。每一个脉沖触发所述采样保持电路把所述时间标记释放到一个 緩冲器。因此，所述緩沖器包括与所述输入脉冲串的所述脉冲系列相关 联的一 系列时间标记。可以利用所述时间标记信息来重新产生所迷输入脉沖串。随后由处理器利用与所述输入脉沖串相关联的所迷时间标记来 确定该输入脉冲串的所传送的值。按照这种方式，避免了通常与比较器 的不适当数椐限制电平相关联的差错。
通过结合附图考虑下面的详细描述可以很容易理解本发明的教导，
其中
图l描绘根据本发明一个实施例的接收器的方框图2描绘根据本发明 一个实施例的接收方法的流程图3描绘根据本发明一个实施例的处理方法的流程图；以及
图4描绘示出根据本发明一个实施例的接收器的操作的时序图。
具体实施例方式
下面将主要在同步数字接收器的上下文中描述本发明；然而本领域 技术人员通过熟悉本文的教导将认识到，本发明还适用于涉及对所接收 的信号进行同步的任何设备和方法。
图l描绘根据本发明一个实施例的接收器的方框图。图中的输入信 号是输入脉冲串，其包括光学输入信号或者电输入信号。接收器100是 同步数字接收器，其被设计成用于光学输入信号或电输入信号。在一个 实施例中，所述接收器接收光学输入信号。所述接收器的门是光学门。 在另一个实施例中，所述输入信号是电信号，或者所述输入信号首先被 转换成电信号。所述接收器在该实施例中包括电子门。
图1的接收器100接收所述输入脉冲串并且包括本地时钟110、 n 比特计数器120、采样/保持电路(S&H) 130、緩冲器140和处理器150。
所述本地时钟110以规则的间隔(时钟周期)提供固定的钟控信号， 以便对输入脉冲的到达时间进行数字化。所述本地时钟被传送到所述n 比特计数器120和所述緩冲器150的输出端。在一个实施例中，所述时 钟UO是本地振荡器。
所述n比特计数器120接收所述本地时钟110并且产生一个n比特 值，该n比特值在每一个时钟周期中被递增。该计数器120作为定时器 运行。该计数器120通过对于来自所述本地时钟UO的每一个输入时钟 脉冲递增n比特值来记住(recall)所述脉沖串的各脉沖的时间。所述计
数器120随后把该n比特值传送到所述S&H 130以作为所述脉冲串的脉 冲的时间标记。
所述S&H 130被来自所述输入脉沖串的输入脉沖触发，以便保持来 自所述计数器120的当前计数以作为所迷时间标记。由所述S&H130接 收的每一个输入脉沖都启用所迷S&H，从而使其把对应于传输的时间标 记保存到緩沖器140。在一个实施例中，所述S&H保持来自所述计数器 120的时间标记，所述时间标记被所述计数器输出端传送到所述緩沖器 140。所述时间标记表示下一个时钟周期中的脉冲串的各输入脉冲的到 达时间。
所述緩冲器140存储来自所述S&H 130的时间标记值。在一个实施 例中，所述緩冲器140是具有多个移位寄存器的先进先出(FIFO)緩沖 器。可以结合对应的緩沖器、队列或存储器控制器来使用其他緩冲器、 队列和存储器设备，以便执行等效的FIFO功能。所述緩冲器140中的 内容按照由所述本地时钟110确定的固定速率被释放到所述处理器 150。在一个实施例中，所述FIFO緩冲器140的各移位寄存器由来自所 述本地时钟的输入脉冲触发。在每一个本地时钟周期中，如果有值被存 储在所述S&H 130中，则所述FIFO緩冲器140就把来自该S&H 130的 时间标记值传送到该FIFO緩冲器140。所述时间标记值被存储在所述 FIFO緩冲器的第一移位寄存器中。如果在所迷输入脉沖串中没有脉冲， 则所述S&H 130将不具有对应于该时钟周期的时间标记值，这是因为没 有脉冲触发该S&H 130存储所迷时间标记。在接收到所述脉冲串的下一 个脉沖的未来时钟周期中，所述S&H存储对应于该脉冲的时间标记。 在下一个时钟周期中，所述S&H把该脉冲的时间标记值发送到所述 FIFO緩冲器。在该FIFO緩沖器中，所述第一移位寄存器中的值传递到 第二移位寄存器，并且来自所述S&H的新值被存储在该第一移位寄存 器中。所述本地时钟触发各时间标记值在所述移位寄存器中的传递。在 所述緩冲器140或者最后一个移位寄存器的输出端处，所存储的时间标 记值从该緩冲器MO被传送到所述处理器150。因此，所迷时间标记值 被传送到该处理器150。在另一个实施例中，所述本地时钟可以是全局 时钟或定时器。
所述处理器150利用一种算法处理所迷时间标记值以便恢复所述输 入信号的各输入数字比特，正如下面在图3中描述的那样。通过获得所
有所迷时间标记值，所述处理器获知所有包含"1"比特的时隙。在把
"0"比特附加到剩余的时隙之后，就恢复了原始信息。
在另一个实施例中，所述接收器取得随机输入比特序列(bn;论0), 其中b0=l，并且相对于第一比特的到达时间是(Tn),其中Tn<Tn+1。 考虑时间间隔(厶Tn-Tn-T^X), n>0)，则有Z^-r，其中1/T是数字 传输速率。假设(tk)是(Tn)的子集，从而(bk)是所述序列中的所 有的1。于是可以把最接近(tk/T)的整数视为其中传送"1"的时隙。 如果在相邻的l之间有空时隙，则在这些时隙中传送的符号是O。例如， 假设所述输入比特序列是(10010111 )并且其具有任意单位的标称数据 速率1。在该8比特序列中总共有5个1。对应于这些1的到达时间例 如是0.0016、 3.0994、 5.2204、 6.1892和6.881 。最接近的整数是O、 3、 5、 6和7。因此所述比特序列是(10010111 )。
对于极大的抖动有可能出现一个整数出现多次的情况。这一事件表 明一个或多个相邻比特的到达时间是不可区分的。如果本地时钟具有比 数据速率更精细的时间分辨率，则可以减少多种可能性的情况并且进行 正确的比特恢复。如果无法消除两种或更多种可能性，那么这种情况表
明存在多种可能性。
图2描绘根据本发明一个实施例的接收器的流程图。所述流程图 200描述了所述接收器在无需获得来自所述输入脉冲串的时钟信号的情 况下确定所述输入信号的方法。
在步骤210处，所迷接收器接收诸如二进制脉冲串之类的输入信号， 所述二进制脉冲串包括二进制脉冲，其可以是电脉沖或者光学脉冲。
在步骤220处，所述接收器记录所迷输入脉冲串的每一个脉冲的到 达时间。在一个实施例中，对于每一个时钟周期在所述脉沖串中都有一 个脉沖，所述本地时钟的值被存储为对应于该脉沖的时间标记。因此， 每一个脉沖具有与之相关联的时间标记。
在步骤230处，使用緩冲器来存储与所述输入脉沖相关联的时间标 记。在一个实施例中，该緩冲器是FIFO緩沖器。在其他实施例中可以 使用其他种类的緩沖器、存储器或队列。所述緩冲器的目的是在同时接 收到过多脉冲的情况下防止所述处理器过载。所述緩冲器的大小是根据 将被接收的信息量以及相对于所述处理器速度的传输速度而选择的。
在步骤240处，所述緩沖器把所述时间标记值传送到所述处理器。
在一个实施例中，该緩冲器是FIFO緩冲器并且其用于传送到所述处理 器的输出部分由所述本地时钟触发。在由该緩沖器接收到新的时间标记 时，最早接收的时间标记被传送到所述处理器。
在步骤250处，所述处理器的处理算法将处理由所述緩沖器在步骤 240中传送的所述时间标记值。所述算法(其在图3中被进一步描述) 确定所述输入脉冲串的各脉冲的时隙。
在步骤260处，所述处理算法使用所述输入脉沖串的各输入脉沖的 时间标记值来确定所述脉沖的时隙。通过获知所述脉冲的时间标记，还 可以确定任何没有脉冲的时隙。利用关于所恢复的脉冲的知识，可以恢 复所述输入脉冲串。
图3描绘根据本发明一个实施例的处理算法的流程图。在一个实施 例中，所述处理算法300被使用在所述处理器150中。
在步骤310处，把某一脉冲的相对到达时间tn从所述緩沖器140传 送到所述处理器150。所述到达时间是与由所述接收器接收的某一脉冲 相关联的时钟周期的时间标记。
在步骤320处，所述相对到达时间被用来确定所迷输入脉沖串的脉 冲的时隙号。在一个实施例中，通过把所述相对到达时间乘以所述传输 速率来计算所述时隙号N (N=tn/T)。所述计算允许所述接收器使用所 述时隙号来获知所述脉冲的相对位置。通过分析所述时间标记值，所述 处理器确定具有1的各时隙。
在步骤330处，所述处理器确定所有不包含1的时隙，并且把0附 加到这些时隙号。作为把O添加到所述时隙的结果，所述处理器获得表 示由所述接收器接收到的所发送信号的1和0的流。
在步骤340处，所述处理器输出从所接收的时间标记导出的所恢复 的数据。
图4描绘示出根据本发明一个实施例的接收器的操作的时序图。该 图400表示由所述接收器接收的信号，并且示出所述接收器如何校正所 接收的脉沖串中的抖动。
第一组时序径迹(trace) 410表示在所述n比特计数器的输出端处 的信号。在一个实施例中使用一个3比特计数器，其由信号412、 415 和418表示。这三个信号的组合将表示时隙0到15。
在顶行420中示出的编号表明时隙4200到42015的编号。上面三条
时序径迹是上面讨论的例子中的所述n比特计数器的三个输出。垂直的 虚线是所述脉冲应当在其中来到所迷接收器中的间隔。
输入脉冲串420由接收器100接收，并且所述脉沖由4202、 4205、 4207、 4208、 4209示出。该图示出具有显著定时抖动的输入数据脉沖4202、 4205、 4207、 4208、 4209。这些脉沖处在所述时隙之前或之后。然而所述 緩沖器140仍然将由所述输入序列中的各个1的时间标记所填充，即 (010) ( 101 ) ( 111 ) (000) (001 )。因此，可以成功地恢复所述输 入比特序列(10010111 )。
在一个实施例中，假设输入数据速率是40Gb/s。输入比特被加扰， 从而使得所引起的最长的连续0或1将少于8比特。此外假设将3比特 计数器作为定时器。本地振荡器在40GHz的标称频率下运行，这与生成 所述输入数据的时钟速率相同。假设所迷时钟至少是Stratum-3/3E兼容 的，从而确保长期频率精度。在实际操作中，基于高Q滤波器的时钟恢 复总是可以被用来跟踪输入数据与本地时钟之间的任何长期频率漂移。 然而，受益于Stratum-3/3E或者更高层时钟的频率精度，接收所述突发 模式允许所述接收器从第一比特开始接收而无需恢复任何时钟信号。同 样，把(10010111)作为输入比特序列的例子并且假设当第一比特1触 发S&H时所述定时器产生随机时间标记(010)。如图4所示，对应于 各输入脉沖的后续时间标记是(101 ) 、 ( 111 ) 、 (000)和(001 )。 这表明对应于从第2比特时隙开始的各个1的比特时隙是2、 5、 7、 8、 9,因此所恢复的比特序列是(10010111 )。可以看出，由于逻辑门的 运算，所述接收器可以容许一些大的定时抖动。
本发明的用于同步数字传输的接收器方案是基于快速逻辑门运算。 所述方案可以容许在所述比特周期的50%之内的均匀分布的抖动。所述 方案可以从第一比特开始恢复突发模式比特序列。对于短的数据分组， 所提出的接收方案不需要所恢复的时钟。所恢复的时钟仅仅有助于跟踪 发送器时钟与接收器时钟之间的可能的长期频率漂移。另外，由于所提 出的接收器的操作仅仅需要逻辑门运算，因此在逻辑门的全光学实现方 式下，所提出的接收器方案也可以被全光学地实现。
虽然上述内容是针对本发明的各实施例，但是在不偏离本发明的基 本范围的情况下也可以设计出本发明的其他和更多实施例。因此，本发 明的适当范围将根据后面的权利要求书来限定。
权利要求
1、一种用于接收在输入脉冲串中传送的数字信息的数字接收器，包括计数器，用于把时间标记序列提供到采样保持电路；所述采样保持电路，用于顺序地保持来自所述时间标记序列的时间标记，其中来自所述输入脉冲串的每一个脉冲允许把相应的时间标记存储在缓冲器中；以及处理器，用于通过分析在所述缓冲器中存储的所述时间标记来确定所述数字信息。
2、 权利要求l所述的接收器，还包括可通信地耦合到所述计数器的 本地时钟。
3、 权利要求l所述的接收器，还包括适于处理光学脉冲串的光学逻 辑门。
4、 权利要求1所述的接收器，还包括适于处理电脉沖串的电逻辑门。
5、 权利要求l所述的接收器，其中，所述控制器通过所述时间标记 和所述数字传输速率来确定时隙的二进制值。
6、 权利要求7所述的方法，其中，每一个时隙包括时隙号N,该时 隙号N是通过N-tn/T确定的，其中tn是第n个脉冲的到达时间，以及1/T是 所述数字传输速率。
7、 一种用于从所接收的脉冲序列中恢复数据的方法，包括 记录所述所接收的脉冲当中的至少两个脉冲的到达时间； 把每一个脉冲的到达时间存储在緩冲器中；从所述到达时间来确定所述至少两个脉冲的时间关系；以及 为由所述脉沖的所述时间关系确定的时隙指定二进制值。
8、 权利要求7所述的方法，其中，所述确定和指定步骤还包括 从所述緩冲器中提取与所述至少两个脉沖当中的第 一个相关联的笫一到达时间；利用所述第 一到达时间确定第 一时隙号；把逻辑"1"指定给与所述第一时隙号相关联的该时隙；从所述緩冲器中提取与所述至少两个脉沖当中的第二个相关联的第二到达时间；利用所述第二到达时间确定第二时隙号； 把逻辑"1"指定给与第二时隙号相关联的该时隙；以及把逻辑"0"指定给在时间上位于所述第一与第二时隙之间的每一个时隙，已被指定了逻辑"r的时隙表示与有效输入脉沖相关联的时隙。
9、 权利要求7所迷的方法，其中，每一个时隙包括时隙号N，该时 隙号N是通过N-t/r确定的，其中tn是第n个脉冲的到达时间，以及1/T是 所述数字传输速率。
10、 一种用于提高对输入信号定时抖动的容限的设备，包括 用于记录所述输入信号内的至少两个脉冲的到达时间的装置； 用于把每一个脉冲的到达时间存储在緩冲器中的装置；装置；以及用于为由所述脉冲的所述时间关系确定的时隙指定二进制值的装置。
全文摘要
一种通过消除对于从输入信号中恢复时钟信息的需要而提高对于定时抖动噪声的容限的方法、设备和系统。无需在发送网关与接收网关之间传送时钟同步信息。另外，所述新接收方案可以在其真实意义下工作在突发模式中，即在没有进行发送的任意时间周期之后从第一输入比特恢复数据比特。
文档编号H04L7/033GK101395839SQ200780007459
公开日2009年3月25日 申请日期2007年2月22日 优先权日2006年3月1日
发明者W·杨 申请人:卢森特技术有限公司