专利名称：可降低噪声干扰的测试端口处理方法
技术领域：
本发明有关一种测试端口处理方法，尤指一种可降低噪声干扰的测试端口 处理方法。
背景技术：
在科技技术不断地提升下，许多通信装置相继地被开发出来。为了使通信 装置具有优良的收发性能及通话质量，研发人员会为通信装置量身设计一根匹 配的天线，以供该通信装置使用。或者，在通信装置内部增设防电磁波千扰结 构，以提升通信装置的接收灵敏度及通话质量。
但是，即使有良好的天线及防电磁波干扰结构设计，通信装置的接收灵敏
度及通话质量也不一定可以确保。请参阅图1、图2所示，通信装置所使用的 电路主机板10在开发过程中，会在主机板10上预留由两个或两个以上接脚102 所组成的第一端子组101。主机板10在进行检测时，在两个或两个以上的接脚 102上串联有包含两个或两个以上零欧姆电阻的零欧姆电阻单元103，利用该两 个或两个以上零欧姆电阻来连接测试端口 20的第二端子组201,以进行主机板 IO的检测或软件刻录。
一旦在信号检测或软件刻录完成后，该零欧姆电阻单元103被移除，使测 试端口 20的第二端子组201预留在主机板10上。但在使用该通信装置时，易 产生辐射噪声；为了避免辐射噪声，电路板布局有相当大的限制，也造成电路 板布局的难度。
发明内容
有鉴于此，本发明的主要目的，在于提供一种可以阻断信号源，并减少噪 声产生，同时能正常进行数字信号接收，使得电路主机板在布局上更有灵活性
3的可降低噪声干扰的测试端口处理方法。
为达到上述的目的，本发明提供一种可降低噪声干扰的测试端口处理方法，
应用于检测或软件刻录的待测组件上，该方法包括 提供零欧姆电阻单元、待测系统及测试端口；
将该零欧姆电阻单元的第一端与该待测系统电性串联，该零欧姆电阻单元 的第二端与所述测试端口电性连接；
在检测或软件刻录后，将该零欧姆电阻单元的第一端与所述待测系统断开， 呈断路状态，并将零欧姆电阻单元的第一端接地，阻断信号源产生。
由上述方案可知，本发明通过在检测或软件刻录完毕后，将该零欧姆电阻 单元的第一端与待测系统呈断路状态，并将零欧姆电阻单元的第一端接地以阻 断信号源，减少噪声产生，并不影响数字信号接收，使得电路主机板在布局上 更有灵活性。如果该待测系统为电子通信产品，则可以提升通信装置的接收灵 敏度及通话质量。
图1为传统电路主机板在检测时的连接示意图2为图1的主机板在检测后的连接示意图3为本发明中待测系统在检测或软件刻录时的连接示意图4为本发明中待测系统在检测或软件刻录完成后的连接示意图。
附图标记说明
主机板 10第一端子组101接脚 102
零欧姆电阻单元103测试端口20第二端子组201
待测系统1第一端子组11第一接脚 111
第二接脚112第三接脚113第四接脚 114
第五接脚115第六接脚116
零欧姆电阻单元2第一电阻21第二电阻 22第三电阻23第四电阻24第五电阻25
第六电阻26测试端口3第二端子组31
第一接脚311第二接脚312第三接脚313
第四接脚314第五接脚315第六接脚 31具体实施例方式
有关本发明的技术内容及详细说明，现配合
如下 请参阅图3,为本发明的待测系统的检测或软件刻录连接示意图。如图3 所示本发明的可降低噪声干扰的测试端口处理方法，可以应用在用于检测或 软件刻录的待测组件上，待测组件包括待测系统l、零欧姆电阻单元2及测 试端口 3。所述处理方法包括提供零欧姆电阻单元2、待测系统l及测试端口 3;将该零欧姆电阻单元2的第一端与该待测系统1电性串联，该零欧姆电阻举 元2的第二端与测试端口 3电性连接；如图4所示，在检测或软件刻录后，将 该零欧姆电阻单元2的第一端与待测系统1呈断路状态，并将零欧姆电阻单元 2的第一端接地，以阻断信号源产生。
所述处理方法还可以包含提供第一端子组11，在该待测系统1上电性连接 该第一端子组11，该第一端子组11由两个或两个以上接脚组成，所述接脚与 零欧姆电阻单元2的第一端电性连接。如图3所示，该两个或两个以上接脚中 的第一接脚111例如可以为JTMS接脚，第二接脚112为JTDO接脚，第三接 脚113为JTDI接脚，第四接脚114为JTCK接脚，第五接脚115为JRTCK接 脚，第六接脚116为JTRST—N接脚。该第一端子组11除了提供待测系统1电 性连接检测外，还可供软件刻录器(图中未示出)电性连接，将要刻录的软件 通过该第一端子组11传送。在本图中，该待测系统1为移动通信系统(如电子 设备)或芯片。
该零欧姆电阻单元2，由两个或两个以上零欧姆电阻组成，如由第一电阻 21,第二电阻22,第三电阻23,第四电阻24,第五电阻25及第六电阻26组 成。第一电阻21至第六电阻26的第一端与该第一端子组11的第一接脚n至第六接脚116分别对应电性串联连接。
该测试端口 3,为连接器或信号接点，具有第二端子组31，该第二端子组 31与该测试端口 3电性连接，该第二端子组31由两个或两个以上接脚组成， 并与该零欧姆电阻单元2的第二端电性连接，如该第二端子组31由第一接脚 311,第二接脚3i2，第三接脚313，第四接脚314,第五接脚315及第六接脚 316组成，零欧姆电阻单元2中第一电阻21至第六电阻26的第二端与该第二 端子组31的第一接脚311至第六接脚316分别对应电性连接。
在待测组件进行检测或软件刻录时，通过该测试端口 3进行连接，以判断 待测系统1是否正常及软件刻录器是否正常提供软件的刻录。
请参阅图4 ，为本发明中待测系统在检测或软件刻录完成后的连接示意图。 如图4所示在该待测系统1测试完毕后，将该零欧姆电阻单元2的第一电阻 21至第六电阻26的第一端与待测系统1的第一端子组11的第一接脚111至第 六接脚116断开，形成断路状态，再将零欧姆电阻单元2的第一电阻21至第六 电阻26的第一端接地，以阻断信号源，并减少噪声产生，不影响数字信号接收, 使得电路主机板在布局上更有灵活性。例如，如果该待测系统1为电子通信产 品，则可以提升通信装置接收灵敏度及通话质量。
上述仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围。即 凡依本发明所做的等效变化与修饰，都认为被本发明的专利范围所涵盖。
权利要求
1、一种可降低噪声干扰的测试端口处理方法，应用于检测或软件刻录的待测组件上，其特征在于，该方法包括提供零欧姆电阻单元、待测系统及测试端口；将该零欧姆电阻单元的第一端与该待测系统电性串联，该零欧姆电阻单元的第二端与所述测试端口电性连接；在检测或软件刻录后，将该零欧姆电阻单元的第一端与所述待测系统断开，呈断路状态，并将零欧姆电阻单元的第一端接地，阻断信号源产生。
2、 如权利要求1所述的可降低噪声干扰的测试端口处理方法，其特征在于， 所述待测系统为芯片。
3、 如权利要求l所述的可降低噪声干扰的测试端口处理方法，其特征在于， 所述待测系统为电子设备。
4 、如权利要求1所述的可降低噪声干扰的测试端口处理方法，其特征在于， 所述方法还包含提供与所述待测系统电性连接的第一端子组，该第一端子组由两个或两个 以上的接脚组成，该接脚与所述零欧姆电阻单元的第一端电性连接。
5、 如权利要求1所述的可降低噪声干扰的测试端口处理方法，其特征在于， 所述零欧姆电阻单元由两个或两个以上的零欧姆电阻组成。
6、 如权利要求1所述的可降低噪声干扰的测试端口处理方法，其特征在于， 所述方法还包含提供与所述测试端口电性连接的第二端子组，该第二端子组由两个或两个 以上的接脚组成，并与该零欧姆电阻单元的第二端电性连接。
7、 如权利要求1所述的可降低噪声干扰的测试端口处理方法，其特征在于, 所述测试端口为连接器。
8、 如权利要求1所述的可降低噪声干扰的测试端口处理方法，其特征在于, 所述测试端口为信号接点。
全文摘要
本发明公开了一种可降低噪声干扰的测试端口处理方法，可以应用于待测组件进行检测或软件刻录，该处理方法包括提供零欧姆电阻单元、待测系统及测试端口，将该零欧姆电阻单元的第一端与该待测系统电性串联，该零欧姆电阻单元的第二端与测试端口电性连接，最后，在检测或软件刻录完毕后，将该零欧姆电阻单元的第一端与待测系统断开，形成断路状态，并将零欧姆电阻单元的第一端接地，以降低噪声产生的机率并增加电路布线的灵活性。
文档编号H04M3/22GK101488999SQ200810001109
公开日2009年7月22日 申请日期2008年1月15日 优先权日2008年1月15日
发明者何建勋, 林建荣, 陈怡蓁 申请人:诚实科技股份有限公司