专利名称：去harq实现方法和装置的制作方法
技术领域：
本发明涉及通信领域，具体地，涉及一种去HARQ实现方法和装置。
背景技术：
在第三代移动通讯伙伴计划(3rd Generation partnership project, 简称为3GPP)的信道编码规范(3GPPTS 25.212)中，给出了发送 方向的〉'昆合自动重4专(Hybrid Automatic Retransmission Request, 简 称为HARQ)的处理流程，该流程主要包括第一次速率匹配、第二 次速率匹配和比4争选择。
才艮据上述协i义，在HARQ处理过程中，首先将编码后的凄t据分 为系统比特、第一路校验比特和第二路校验比特，然后对三路数据 分别进行第一次速率匹配处理、第二次速率匹配处理、比特选择处 理。
其中，第 一速率匹配处理4吏丰釙入比特与用户"i殳备(User Equipment,简称为UE )软緩冲容量相匹配，第二速率匹配处理通 过进行打孔或重复的操作，并且将第一速率匹配处理的结果(即， 高速下行共享信道(HS-DSCH) TTI比特数据)与高速下行物理共 享信道(HS-PDSCH)帧内的比特数相匹配。比特选择处理中，4安 照协议数据写入的顺序是先将系统比特写入规定的位置，然后将第 二路校验比特和第一次校验比特依次写入规定的位置。说明书第2/12页
目前，对于4妄收方向的去HARQ处理尚未有具体的解决方案。
发明内容
考虑到相关技术中存在的需要一种技术来解决接收方向的去 HARQ处理的问题而提出本发明，为此，本发明的主要目的在于提 供一种去HARQ实现方法和装置，以解决上述问题。
才艮据本发明的一个方面，才是供一种去HARQ实现装置。
根据本发明的去HARQ实现装置包括去比特选择模块，用于 分别对系统比特、第 一路校验比特和第二路校验比特进行去比特选 择，以串行方式获得参考系统比特、参考第一路校验比特和参考第 二鴻4交验比特；第二次去速率匹配冲莫块，用于对参考系统比特、参 考第 一路校验比特和参考第二路校验比特进行第二次去速率匹配； 第一次去速率匹配模块，用于对进行了第二次去速率匹配后的参考 系统比特、参考第一路校验比特和参考第二路校验比特进行第 一次 打孑L去速率匹配。
其中，去比特选择^t块进一步包括第一去比特选择子模块， 用于对系统比特进行去比特选择；第二去比特选择子模块，连接至 第一去比特选择子模块，用于对第一路校验比特进行去比特选择； 第三去比特选择子模块，连接至第二去比特选择子模块，用于对第 二路校验比特进行去比特选择。
其中，第二次去速率匹配才莫块进一步包括打孔去速率匹配子 模块，连接至第一次去速率匹配模块，用于对参考系统比特、参考 第 一 路校验比特和参考第二路校验比特进行第二次打孔去速率匹 配；重复去速率匹配子模块，与打孔去速率匹配子才莫块并行连接， 用于对串行后的参考系统比特、参考第一路校验比特和参考第二路 才交马全比净争进4亍重复去速率匹配。优选地，该装置还包括调用才莫块，用于调用打孔去速率匹配 子模块或重复去速率匹配子模块。
优选地，该装置还包括保存冲莫块，用于保存对参考系统比特、 参考第 一路校验比特和参考第二路校验比特进行第二次去速率匹配
后的l丈据。
进一步地，该装置还包括^妄收才莫块，用于4妾收系统比特、第 一路校验比特和第二路校验比特，并将接收的系统比特、第一路校 验比特和第二路校验比特输出至去比特选择模块。
才艮据本发明的另一个方面，提供一种去HARQ实现方法。
根据本发明的去HARQ实现方法包括将获得的对系统比特、 第一路校验比特和第二路校验比特进行去比特选择，以串行方式获 得参考系统比特、参考第一路校验比特和参考第二路校验比特；对 参考系统比特、参考第一路校验比特和参考第二路校验比特进行第 二次去速率匹配，获得当前系统比特、当前第一^各校-验比特和当前 第二路校验比特；对进行了第二次去速率匹配后的当前系统比特、 当前第 一路校验比特和当前第二路校验比特进行第 一次打孔去速率 匹配。
其中，在参考系统比特、参考第一路校验比特和参考第二路校 验比特的总数目大于当前系统比特、当前第一路校验比特和当前第 二路校验比特总数目的情况下，第二次速率匹配为打孔去速率匹配。
其中，在参考系统比特、参考第一鴻4交-验比特和参考第二蹈4交 验比特的总数目小于当前系统比特、当前第一路校验比特和当前第 二路校验比特总数目的情况下，第二次速率匹配为重复去速率匹配。借助于本发明的上述技术方案，通过对接收到的数据进行去比 净争选4奪处理、第二次去速率匹配处J里和第一次去速率匹配处理，实
现了接收方向的去HARQ处理，且处理过程集中、高效，有益于数 据的有效利用。
本发明的其它特4正和优点将在随后的"i兌明书中阐述，并且，部 分地从说明书中变得显而易见，或者通过实施本发明而了解。本发 明的目的和其他优点可通过在所写的说明书、权利要求书、以及附 图中所特别指出的结构来实现和获得。
此处所_说明的附图用来4是供对本发明的进一步理解，构成本申 请的一部分，本发明的示意性实施例及其说明用于解释本发明，并 不构成对本发明的不当限定。在附图中
图1A是根据本发明装置实施例的去HARQ实现装置的结构框
图1B是4艮据本发明优选实施例的去HARQ实现装置的结构冲匡
图2是根据本发明装置实施例的去HARQ实现装置的另一种结 构框图3是根据本发明方法实施例的去HARQ实现方法的处理流程
图4是根据本发明方法实施例的去HARQ实现方法的去比特选 才奪处理流禾呈图；图5是才艮据本发明优选实施例的去HARQ实现方法的具体处理 流程图。
具体实施例方式
功能扭克述
如上所述，针对目前对接收方向的数据进行去HARQ处理的需 求，本发明提出了 一种去HARQ的实现机制，其中，借助于去HARQ 实现方法，通过对接收到的数据进4亍去比特选4奪处理、第二次去速 率匹配处理和第一次去速率匹配处理，实iE见了4妻收方向的去HARQ 处理。
下面结合附图详细说明本发明的实施例。 装置实施例
才艮据本实施例，才是供了 一种去HARQ实现装置。
图1A示出了根据本发明装置实施例的去HARQ实现装置的结 构，图1B示出了根据本发明优选实施例的去HARQ实现装置的结 构。如图1A所示，4艮据本发明装置实施例的去HARQ实现装置包 括去比特选择才莫块10、第二次去速率匹配才莫块12、第一次去速率匹 配冲莫块14。
下面详细描述上述才莫块。
去比特选拷^莫块10，连4妄至第二次去速率匹配才莫块12，用于 分别对系统比特、第一路校验比特和第二路校验比特进行去比特选 择，以串行方式获得参考系统比特、参考第一路校验比特和参考第 二路校验比特，如图1B所示，去比特选择模块10可以进一步包括第一去比特选择子模块100，用于对系统比特进行去比特选择；
第二去比特选择子模块102,连接至第一去比特选择子模块 100，用于对第一路校验比特进行去比特选择；
第三去比特选择子模块104，连接至第二去比特选择子模块 102，用于对第二路校验比特进行去比特选择。
第二次去速率匹配模块12,用于对参考系统比特、参考第一路 校验比特和参考第二路校验比特进行第二次去速率匹配；该模块与 去比特选择模块IO相连接，并且连接至第一次去速率匹配模块14。
其中，第二次去速率匹配模块12接收到的数据流可能会大于或 小于系统预设的数据流，这样，就要对这两种情况分别进行处理， 如图1B所示，第二次去速率匹配才莫块12又可以进一步包括
打孔去速率匹配子才莫块120,连4妄至第一次去速率匹配才莫块14, 用于在接收到的数据流小于系统预设的ft据流时，对参考系统比特、 参考第一路校验比特和参考第二路校验比特进行第二次打孔去速率
匹商己；
重复去速率匹配子才莫块122，连4妄至第一次去速率匹配才莫块14, 并且，与打孔去速率匹配子模块120并行连接，用于在接收到的数 据流大于系统预设的数据流时，对串行后的参考系统比特、参考第 一路校验比特和参考第二路校验比特进行重复去速率匹配。
此外，针对于上述两种情况，第二次去速率匹配模块12需要在 接收到数据流的同时对数据流量的大小进行判断，因此，第二次去 速率匹配模块12还可以进一步包括调用模块124,用于根据不同的 情况来调用打孔去速率匹配子才莫块120或重复去速率匹配子才莫块 122。第一次去速率匹配才莫块14,与第二次去速率匹配才莫块12相连 接，用于对进行了第二次去速率匹配后的参考系统比特、参考第一 路校验比特和参考第二路校验比特进行第一次打孔去速率匹配。
如图IB所示，本实施例的去HARQ实5见装置还可以进一步包
括
保存模块16，连接至第二次去速率匹配才莫块12，用于保存对 参考系统比特、参考第一路校验比特和参考第二路校验比特进行第 二次去速率匹配后的H悟；
接收模块18，用于接收系统比特、第一路校验比特和第二路校 验比特，并将接收到的系统比特、第一路校验比特和第二路校验比 特输出至去比特选择模块10。
通过本实施例提供的去HARQ实现装置，实现了接收方向的去 HARQ处理，且处理过程集中、高效，有益于数据的有效利用。
图2示出了才艮据本发明装置实施例的去HARQ实现装置的另一 种结构，如图2所示，该装置包括去比特选择模块20、打孔去速 率匹配才莫块22、重复去速率匹配才莫块24、 HARQ控制才莫块26、 IR RAM 28。
去比特选裤^莫块20,对应于图1A中的去比特选择才莫块10，连 接至HARQ控制模块26，用于依次对系统比特、第一路校验比特、 第二路校验比特进行去比特选择。
打孔去速率匹配才莫块22,对应于图1B中的打孔去速率匹配子 模块120，连接至HARQ控制模块26，用于进行打孔去速率匹配操作。重复去速率匹配才莫块24，对应于图1B中的重复去速率匹配子 才莫块122，连接至HARQ控制才莫块26，用于进4亍重复去速率匹配操 作。
HARQ控制纟莫块26,连接至去比特选择^莫块20、打孔去速率 匹配才莫块22、重复去速率匹配才莫块24、和IRRAM28,用于控制去 HARQ流程的进行，包括去比特选择、第二次去速率匹配和第一次 去速率匹配。
IRRAM28,连接至HARQ控制才莫块26,对应于图1B中的第 二保存才莫块18用来存^f诸第二次速率匹配后的教:据。
方法实施例
才艮据本实施例，^是供了一种去HARQ实现方法，该方法可以使 用图1A所示的去HARQ实J见装置来实5见。
图3示屮了才^^太劳印 流程，如图3所示，该处理过程包括步骤S302、步骤S304和步骤 S306。
下面对上述步骤进行详细说明。
步骤S302,分别对获得的系统比特、第一^各校验比特和第二路 校验比特进行去比特选择，以串行方式获得参考系统比特、参考第 一鴻4交一验比特和参考第二雄^交验比特；
步骤S304，对参考系统比特、参考第一赠4交一验比特和参考第二 路校验比特进行第二次去速率匹配，获得当前系统比特、当前第一 路校验比特和当前第二路校验比特；具体地，在参考系统比特、参考第一路4交一验比特和参考第二路 校验比特的总数目大于当前系统比特、当前第一路校验比特和当前 第二路校验比特总数目的情况下，第二次速率匹配为打孔去速率匹
配；或者，在参考系统比特、参考第一路校验比特和参考第二路校 验比特的总数目小于当前系统比特、当前第一路校验比特和当前第 二^各才交马全比特总凄t目的情况下，第二次速率匹配为重复去速率匹配。
步骤S306，对进行了第二次去速率匹配后的当前系统比特、当 前第 一路校验比特和当前第二路校验比特进行第 一次打孔去速率匹配。
具体;也，上述处理过禾呈又可以分为三个功能不同的处理部分， 包括去比特选才奪处理、第二次去速率匹配处理(包4舌去打孔速率 匹配处5里或重复去速率匹配处理)、以及第一次去速率匹配处5里，下 面对这三个处理部分进^f亍详细"i兌明。
(一)去比特选^^,处理
去比净争选1奪处理可^"应于上述步艰《S302，该处理部分的主要功 能就是将系统比特、第一路校验数据、第二路才交验数据从数据流中 分离出来。
图4示出了根据图3所示方法的去比特选4奪处理流程图，如图 4所示，该处理流禾呈包4舌以下步驶《
401,当去比特选择电路接收到去系统比特选择起始信号后开始 进行系统比特的去比特选择操作，如果系统比特去选4奪已经完成， 执行步骤405，否则，执行步骤402;402，按照协议3GPPTS 25.212， 行处理，判读col_cnt是否小于Nc， 则，冲丸4亍步驶《404;说明书第10/12页首先对Nc列中的系统比特进 当小于时，4丸^f亍步-骤403，否403, 读耳又Nr 4亍的系统比特，具体实玉见方法可以为如果 row—cnt=Nr, 贝'J row—cnt=0, col—cnt+1, 否贝'J row—cnt+1;404, 对Nc列之外的Nr - 1行系统比特进4亍读取才喿作，具体实 i见方法可以为3口果row_cnt=Nr-l,贝'J row—cnt=0， col—cnt+1,否 贝寸row_cnt+l;405至406，系统比特读取完成后进入到第一赠4交-睑比特去选 择处理，根据协议3GPP TS 25.212规定，校验比特的排列顺序是p2, pi, p2， pl...，所以，在第一路校验比特没有完成读取4喿作时，对 校验比特中的偶数比特进行读取，直到完成第一路校验比特的读取， 即，判断P1比特选l奪是否完成，如果没有完成，则对才企-验比特中的 偶数排序比特进行读:f又，并且直到完成，在完成之后#14于步骤407;407至408，完成第一路校验比特的读取后，开始对第二路校 验比特的读取操作，方法和第一路校验比特相似，只不过是多校验 比特中的奇数比特进行读取，即，判断P2比特选择是否完成，如果 没有完成，则对检验比特中的偶数排序比特进行读取，并且直到完 成，至此，去比特选4奪处理流程结束。(二)第二次去速率匹配处理第二次去速率匹配处理可以对应于上述步骤S304，该处理用于 对去比特选4奪处理后的数据流进行第二次去速率匹配处理，该处理 可以包4舌去打孔速率匹配处理或者重复去速率匹配处理。重复去速率匹配，用于在接收到的数据流大于系统预设的数据 流时，完成在重复速率匹配模式下的去速率匹配操作，只t重复的凄t 据进行累加操作，将数据量恢复到第一次去速率匹配前的数据量。(三)第一次去速率匹配处理第一次去速率匹配处理可以对应于上述步艰《S306,该处理用于 ^"第二次去速率匹配处理后的凄t据流进4于第一次去速率匹配处理。通过本实施例提供的方法，实现了接收方向的去HARQ处理， 且处理过程集中、高效，有益于数据的有效利用。图5是根据本发明优选实施例的去HARQ实现方法的具体实现 的处理示意图，该方法可以4吏用如图1B所示的去HARQ实王见装置 来实^L,如图5所示，该处理过程包4舌以下步4聚501，第一去比特选择子模块100对凄t据进行去系统比特选才奪 处理，处理结束后发送sys一bit—over信号，继续执行步骤502;502, 第二去比特选择子模块102对凄t据进行去第一鴻^交-验比 特选纟奪处理，处理结束后发送p1—bit—over信号，继续执4于步骤503;503, 第三去比特选4奪子模块104对数据进行去第二^各才交—验比 特选4奪:燥作，处理结束后发送p2—bit—over信号，继续4丸4于步骤504， 进入第二次去速率匹配处J里；505，打孔去速率匹配子模块120对接收到的数据进行打孔去 速率匹配处理，处理结束后发送rm2—over信号，继续#1^亍步骤507， 进入第 一次去速率匹配处理；506，重复去速率匹配子模块122对接收到的数据进行重复去 速率匹配处理，处理结束后发送rm2—over信号，继续冲丸4亍步骤507， 进入第 一次去速率匹配处5里；507,第一次去速率匹配模块14对4妄收到的数据进4亍第一次去 速率匹配处理，处理结束后输出数据，并且，发送rml—over信号， 至此，处理过一呈结束。综上所述，借助于本发明提供的去HARQ实现方法和装置，通 过对4妄收到的凄t据进4于去比特选择处理、第二次去速率匹配处理和 第一次去速率匹配处理，实现了接收方向的去HARQ处理，且处理 过程集中、高效，有益于数据的有效利用。以上所述仅为本发明的优选实施例而已，并不用于限制本发明， 对于本领域的l支术人员来i兌，本发明可以有各种更改和变化。凡在 本发明的精神和原则之内，所作的任何修改、等同替才吳、改进等， 均应包含在本发明的保护范围之内。
权利要求
1.一种去HARQ实现装置，其特征在于，包括去比特选择模块，用于分别对系统比特、第一路校验比特和第二路校验比特进行去比特选择，以串行方式获得参考系统比特、参考第一路校验比特和参考第二路校验比特；第二次去速率匹配模块，用于对所述参考系统比特、所述参考第一路校验比特和所述参考第二路校验比特进行第二次去速率匹配；第一次去速率匹配模块，用于对进行了第二次去速率匹配后的所述参考系统比特、所述参考第一路校验比特和所述参考第二路校验比特进行第一次打孔去速率匹配。
2. 根据权利要求1所述的装置，其特征在于，所述去比特选择模 块进一步包括第 一去比特选择子模块，用于对系统比特进行去比特选择；第二去比特选择子模块，连接至所述第一去比特选择子模 块，用于对第一路校验比特进行去比特选择；第三去比特选择子模块，连接至所述第二去比特选择子模 块，用于对第二路校验比特进行去比特选择。
3. 根据权利要求1所述的装置，其特征在于，所述第二次去速率 匹配模块进一步包括打孔去速率匹配子模块，连接至所述第一次去速率匹配模 块，用于对所述参考系统比特、所述参考第一絲4交验比特和所 述参考第二赠4交-验比特进4亍第二次打孔去速率匹配；重复去速率匹配子模块，与所述打孔去速率匹配子模块并 行连接，用于对串行后的所述参考系统比特、所述参考第一路 校验比特和所述参考第二路校验比特进行重复去速率匹配。
4. 根据权利要求3所述的装置，其特征在于，所述装置还包括调用才莫块，用于调用所述打孔去速率匹配子才莫块或所述重 复去速率匹配子模块。
5. 根据权利要求1所述的装置，其特征在于，所述装置还包括保存模块，用于保存对所述参考系统比特、所述参考第一 路校验比特和所述参考第二路校验比特进行第二次去速率匹 配后的凌t据。
6. 根据权利要求1所述的装置，其特征在于，所述装置还包括4妄收才莫块，用于接收所述系统比特、所述第一路4文验比特 和所述第二鴻4交-验比特，并将4妄收的所述系统比特、所述第一 路校验比特和所述第二路校验比特输出至所述去比特选择模 块。
7. —种去HARQ实现方法，其特征在于，包括将获得的对系统比特、第一路校验比特和第二路校验比特 进行去比特选择，以串行方式获得参考系统比特、参考第一路 校验比特和参考第二路校验比特；对所述参考系统比特、所述参考第一^4交-验比特和所述参 考第二路4交—验比特进^亍第二次去速率匹配，获得当前系统比 特、当前第一路校验比特和当前第二路校验比特；对进4亍了第二次去速率匹配后的所述当前系统比特、所述 当前第 一 路4交-验比特和所述当前第二3各4交-睑比特进行第 一 次 打孔去速率匹配。
8. 才艮据权利要求7所述的方法，其特4正在于，在所述参考系统比 特、参考第一路校验比特和参考第二路校验比特的总数目大于 所述当前系统比特、所述当前第一路校验比特和所述当前第二 路校验比特总数目的情况下，所述第二次速率匹配为打孔去速 率匹酉己。
9. 才艮据权利要求7所述的方法，其特4正在于，在所述参考系统比 特、参考第一路校验比特和参考第二路校验比特的总数目小于 所述当前系统比特、所述当前第一^各才交-验比特和所述当前第二 路校验比特总数目的情况下，所述第二次速率匹配为重复去速 率匹配。
全文摘要
本发明公开了一种去HARQ实现方法和装置，其中，该去HARQ实现装置包括去比特选择模块，用于分别对系统比特、第一路校验比特和第二路校验比特进行去比特选择，以串行方式获得参考系统比特、参考第一路校验比特和参考第二路校验比特；第二次去速率匹配模块，用于对参考系统比特、参考第一路校验比特和参考第二路校验比特进行第二次去速率匹配；第一次去速率匹配模块，用于对进行了第二次去速率匹配后的参考系统比特、参考第一路校验比特和参考第二路校验比特进行第一次打孔去速率匹配。借助于本发明的技术方案，实现了接收方向的去HARQ处理，且处理过程集中、高效，有益于数据的有效利用。
文档编号H04L1/00GK101667883SQ20081021496
公开日2010年3月10日 申请日期2008年9月3日 优先权日2008年9月3日
发明者哲 吴 申请人:中兴通讯股份有限公司