专利名称：一种自适应多标准可重构视频解码方法及系统的制作方法
技术领域：
本发明属于信息处理技术领域，具体涉及一种自适应多标准可重构视频解 码方法及系统。
背景技术：
数字视音频编解码技术是数字广播电视、DVD、多媒体电脑与网络、宽带网 络通信产业的关键技术。
目前，开发视频编码标准的组织有两个， 一个是ITU-T，另一个是IS0/IEC。 ITU-T视频编码标准被称作建议，以H,26X的形式表示，例如H.261，H,262和 H. 263。 ISO/IEC标准则以MPEG-x (即Moving Pictures Experts Group的縮 写，中文译名是动态图像专家组)的形式表示，例如MPEG-1， MPEG-2和MPEG-4。 视频标准是视频技术得到广泛应用的关键性因素，是国内外技术交流的基础。 每一次标准的提出，都会在世界范围内掀起新的视频技术革命的浪潮。比如， MPEG-1的制定导致了 VCD的发展；MPEG-2标准则是DVD和数字电视以及HDTV 的前提；MPEG-4标准引发了大量基于互联网的视频应用；H. 263则在视频会议 方面起到了重要的作用。& 264作为更新的视频编解码标准，其在网络纠错性及 视频图像压縮性方面的优势必将使得它有更广阔的前景。中国于2002年6月成 立了数字音视频编解码技术标准工作组即AVS标准工作组，AVS标准是"信息技 术先进音视频编码，，(艮卩Audio and Video coding Standard Workgroup of China)系列标准的简称，包括系统、视频、音频等三个主要标准和一致性 测试等支撑标准。AVS工作组证实，AVS标准的编码效率比目前采用的MPEG-2 国际标准高2-3倍(高清电视可达3倍或更高)，与正在制定的MPEG-4、 AVC和
41 264标准编码效率相当，技术方案更简洁，并在一定程度上兼容国际标准。
当前的解码播放器，是利用数字信号处理器DSP来完成处理传输，读码流模块从码流中读取数据到缓冲区，从缓冲区获得当前码流，根据其码流结构信息，按时送达到解码层进行解码。解码线程选择匹配的解码器重建成原始的数据格式，并最终在显示播放层完成最终的播放。
发明内容
鉴于以上解码流程，为了解码系统能配置出相应的解码器进行解码，就需要一种自适应AVS等多标准识别方法来判别相应的编码码流。本发明的第一个目的就是提供一种自适应AVS等多标准可重构视频解码的方法。本发明的第二个目的是提供一种实现上述方法的自适应AVS等多标准可重构视频解码的系统。
本发明的第一个目的是通过如下的技术方案来实现的该自适应多标准可重构视频解码方法，对包括AVS、 H.264、 MPEG-4标准码流的解码，它包括如下顺序的步骤
(1) 码流数据进入到缓冲区，在缓冲区存储当前码流；
(2) 根据缓冲区当前码流，分析当前码流结构；
(3) 由码流数据格式识别其解码标准，并根据解码标准，将其算法模块进行分解；
(4) 功能IP核的设计和形成，自适应选用相对应的IP模块，配置相对应的FPGA资源，构成解码系统架构，建立自重构数字视频图像解码器；
(5) 整个系统完成软硬件协同验证，实现在系统平台上自适应解码验证和实时显示图像。
本发明的第二个目的是通过如下的技术方案来实现的该自适应多标准可重构视频解码系统，包括一个FPGA处理器、 一个码流识别模块，FPGA处理器和码流识别模块均设有码流输入接口；码流识别模块通过控制线与自适应配置模块相连，自适应配置模块通过控制线与FPGA处理器相连，FPGA处理器通过控制线和数据线与DVI接口相连，DVI接口则通过控制线与数据线与显示器相连，FPGA处理器还与IP资源存储器相连。
本发明的自适应AVS等多标准可重构解码方法与系统可以识别输入码流，动态地改变系统电路结构，自适应选择相应的FPGA (即Field Programmable GateArray的縮写，中文译名是现场可编程门阵列)可重构解码器，灵活配置解码系统，实现解码器的资源最优配置，达到资源复用，这样资源利用率将成倍的提高，系统的硬件规模将大大下降，具有组成系统的灵活性、整体成本大幅度降低的优点。
图1是本发明方法实施例的流程框图。
图2是本发明系统的原理流程框图。
图3是本发明系统实施例的原理结构框图。
具体实施例方式
下面结合附图和实施例对本发明作进一步详细的描述。参见图1，是本发明方法实施例的流程框图，由图可见，AVS等标准码流首先输入到缓冲区，并在缓冲区存储。然后，根据缓冲区当前码流，分析当前码流结构，主要是根据输入码流与存放在码流识别模块存储模块中的AVS、H.264、 MPEG-4码流结构数据相比较。AVS、 H. 264、 MPEG-4码流结构具体如下所述
(1) AVS码流结构:一个完整的AVS码流结构分为五层，即序列层、图像层、条带层、宏块层和块层。其中前三层有起始码，可以是一个独立的传输包。序列层可以包含若干个图像层，同样图像层也可以包含若干个条带层。 一个条带层里面包含的宏块层数据也是不定的，要看编码器具体的条带划分。 一个宏
块层(对于亮度分量为16x16)包含四个8x8的亮度块，及两个8x8的色度块。块顺序在AVS标准中有相应的定义。AVS码流起始码表起始码前缀是比特串"00000000 0000 0000 0000 0001"。所有的起始码都应字节对齐。
(2)H. 264的码流结构分为两层视频编码层(VCL)和网络提取层(NAL)。VCL数据即被压縮编码后的视频数据序列。VCL数据要封装到NAL单元中之后，才可以用来传输或存储。H.264码流结构的起始码为Startcod印ref ix,如果该NAL对应的Slice为一帧的开始，则用十六进制的OXOO， 00， 00， 014个字节表示；否则，用0X00， 00， 01的三个字节来表示。
(3) MPEG-4码流结构中，每一个起始码由起始码前缀和起始码值组成。起始码前缀是一个由23个0和1个1组成的比特序列，也就是"0000 0000 00000000 0000 0001"。起始码值是一个8比特整数，它指示了起始码类型。
对当前码流结构进行分析，即是根据上述MPEG-4、 H.264、 AVS等各不同标准的码流结构的起始码来对当前码流进行比较判别，由码流数据格式识别其解码标准，并根据解码标准，将其解码算法模块进行分解。解码算法模块包括熵解码、重排序、反量化和反变换、帧内预测，帧间预测，去块效应滤波器。
接着，系统根据解码算法模块，进行功能IP核的设计和形成，自适应选用相对应的IP模块，配置相对应的FPGA资源，建立自重构数字视频图像解码器。
上述功能IP核的设计和形成主要包括如下内容
(O IP模块规格定义概述、功能需求、性能需求、物理需求、详细的结
构模块框图、对外系统接口的详细定义、可配置功能详细描述、需要支持的制造测试方法、需要支持的验证策略等。
(2) 行为级描述规模较小的设计可以直接从RTL (寄存器传输)级开始
设计，但对于较大规模的设计，先从行为级设计开始。
(3) 行为级优化与RTL级描述的转化对上一步完成的描述进行行为级算法优化与功能仿真，目的是验证给定的行为描述是否能够实现所需的功能。在进行行为级优化的同时，通常需要完成向RTL级描述的转化，并进行可综合的设计。
(4) 选定工艺库，确定约束条件，完成逻辑综合与逻辑优化。
(5) 门级仿真在EDA设计过程的每一个阶段进行模拟仿真，以尽早发现并改正错误，保证设计过程的正确性。
(6) 测试生成完成逻辑综合后，可以产生相应的网表文件，将设计提交给下一步进行布局布线时的同时，还应当提供相应的测试文件。
(7) 布局布线对FPGA的IP核设计来说，只需借助于FPGA供应商提供的相应的布局布线工具来实现布线。
(8) 参数提取在完成逻辑综合所产生的门级网表文件中，已经包含了门级单元本身的工艺参数，完成版图综合后，由于布局布线都己经确定，可以从版图中进一步提取出连线电阻，连线电容等分布参数。
(9) 后仿真就是将上一步中提取的分布参数再反标到原来的门级网表中，进行包含门级延时，连线延时的门级仿真。最后进行FPGA验证。
然后，即是系统选用相对应的IP模块，配置相对应的FPGA资源，构成解码系统架构，建立自重构数字视频图像解码器。
最后，整个系统完成软硬件协同验证，实现在系统平台上自适应解码验证和实时显示图像本发明方法中，硬件协同设计所涉及到的内容有硬件-软件协同设计流程、硬件-软件划分、硬件-软件并行综合、硬件-软件并行仿真。因此，在软硬件协同自重构系统中，需要核心CPU和主体FPGA相互协同的处理过程，在设计方法和体系构架上，均不同于传统的设计。在系统中，CPU除了完成相关软件处理进程\系统调度等任务之外，还需要进行对可重构硬件系统的控制和管理。
软件硬件协同设计的设计流程如下
第一步，用VHDL语言和C语言进行系统描述并进行模拟仿真和系统功能验
证；
第二步，对软硬件实现进行功能划分，分别用语言进行设计并将其综合起来进行功能验证和性能预测等仿真确认(协调模拟仿真)；第三步，如无问题则进行软件和硬件详细设计；第四步，最后进行系统测试。
对系统进行软硬件划分后，首先要确定目标系统的各个功能模块，然后还要确定多协议兼容型视频处理系统的共有模块，以此作为自重构系统的重构模块。基于对AVS和H. 264等标准的分析，其中视频图像解码器中的运动补偿预测、反量化和反变换等模块是典型的共有模块。对分析得出的共有模块，可以根据各个模块在不同的系统中的运算复杂度进行具体划分，来决定其在可实时重构系统中的重用策略。
参见图2和图3，是本发明系统的原理流程框图和原理结构框图。AVS、H. 264、MPEG4等标准码流数据从码流输入接口进入到系统缓冲区，系统从缓冲区获得当前码流。标准码流进入码流识别模块后，进行码流识别处理，主要由硬件完成这项工作。从图3可见，码流识别模块主要由存储模块和逻辑比较器组成，AVS、H. 264、 MPEG4等标准码流样本预先存放在规定的存储器，输入的码流与样本AVS码流起始码进行比较，如果不同再与MPEG-4标准码流起始码进行比较，如果不 同再与H，264标准码流起始码进行比较，如果与某种标准码流起始码相同，则选 择对应标准码流的解码配置数据对后面FPGA解码系统进行配置，最后码流被解 码和输出并实时显示。
AVS等标准码流经码流输入接口送入FPGA处理器，同时被送入到存储模 块，在存储模块存储当前码流，逻辑比较器把存储模块中数据和当前码流相比 较，识别其编码标准。自适应配置模块为其配置相应的FPGA资源。同时，AVS 等标准码流经数据线被送入其相应的FPGA处理器中，FPGA处理器完成解码并 重建成原始的数据格式，经过标准接口，最终在显示播放层完成最终的播放。
参见图3，自适应配置模块用来存放配置FPGA的指令集。模块至少存放AVS、 H.264、 MPEG4三种FPGA配置指令数据。经过选择对应指令数据传入可重构FPGA 解码系统完成配置，从而实现组建实时的自重构数字信号解码系统，配置后的 解码系统可以对输入码流进行解码，最后，解码后的码流送入显示器，显示出 解码后的视频图像。
图3中，FPGA处理器采用XILINX最新的低成本大容量现场可编程门阵列
(FPGA)器件Spartan-3系列中的XC3S4000或Virtex-II Pro XC2VP30。XC3S4000
的系统门数达400万。FPGA配置了闪存(Flash)和同步动态随机存储器(SDRAM)。
Spartan-3系列具有低功率、低成本特点。Virtex-II Pro XC2VP30, 30， 816个
逻辑单元，13696分片，136个18位乘法器,2, 448Kb块状RAM，两个PPC处理器，
DDR SDRAM DIMM最大支持到2Gbytes，最大可用1/0能达到644个，提供多达
8个数字时钟管理器，分布式存储器最大可达428KB
由图2和图3可见，本发明系统具有一个DVI接口即标准数字视频接口， DVI接口是目前LCD显示器和等离子体高清彩电的标准视频输入接口配置，传输 速率达4Gbps，可将解压后的高清数字视频信号直接输入到LCD显示器或等离子体高清彩电。DVI接口芯片采用Si 1 icon Image的Si 1164或Conexant的CX25894。 本发明的系统还可设有提供AVS等多标准视频数据流的AVS等多标准码流 发生器。AVS等多标准码流发生器包括输入数字视频信号的输入端口。
本发明系统的FPGA芯片上可集成USB端口 ，可直接与PC机或USB移动存 储设备相连，用以上载/下载压縮视频信号数据。本发明系统还设有多个子板接 口插座，作为可选项，如设计了简单的IEEE1394端口子板和HD-SDI端口子板， 可与高清数字摄像机或数字视频采编设备连接，用来捕捉原始高清数字视频信 号源。DVI接口即标准数字视频接口与显示器相连，显示器如LCD显示器或者等
离子体彩电。
在使用时首先把AVS等标准码流发生器经过连接线接到配有FPGA器件电路 板上，电路板与显示器之间通过DVI标准数字视频接口相连。连接好后，接通 电源，运行配置代码后可以通过显示器看不同的节目。
本发明可以多标准兼容，应用灵活。通过集成在FPGA内核的软硬件协同 工作实现整个AVS视频编解码功能。这样的芯片体系结构应用灵活，能适应各 种不同算法的实现，便于升级改进，在一个硬件平台上通过不同的软件设计， 即可构成兼容多种标准(包括H264、 MPEG-4等)的编码解码器。
li
权利要求
1、一种自适应多标准可重构视频解码方法，对包括AVS、H.264、MPEG-4标准码流的解码，其特征在于包括如下顺序的步骤(1)码流数据进入到缓冲区，在缓冲区存储当前码流；(2)根据缓冲区当前码流，分析当前码流结构；(3)由码流数据格式识别其解码标准，并根据解码标准，将其算法模块进行分解；(4)功能IP核的设计和形成，自适应选用相对应的IP模块，配置相对应的FPGA资源，构成解码系统架构，建立自重构数字视频图像解码器；(5)整个系统完成软硬件协同验证，实现在系统平台上自适应解码验证和实时显示图像。
2、 根据权利要求1所述的自适应多标准可重构视频解码方法，其特征在于 步骤(2)至(3)中的码流结构分析及码流数据格式识别，是根据存放在码流 识别模块存储模块中的包括AVS、 H.264、 MPEG-4各不同标准的码流结构的起始 码来对当前码流进行比较判别，由码流数据格式识别其解码标准。
3、 根据权利要求1或2所述的自适应多标准可重构视频解码方法，其特征 在于步骤(4)中配置相对应的FPGA资源包括将包括AVS、 H.264、 MPEG4 标准的FPGA配置指令数据存放在自适应配置模块中，经过选择对应指令数据 传入可重构FPGA解码系统完成配置。
4、 根据权利要求3所述的自适应多标准可重构视频解码方法，其特征在于 步骤(5)中所述软硬件协同验证包括软件硬件协同设计，软件硬件协同设计的 设计流程如下(1) 用VHDL语言和C语言进行系统描述并进行模拟仿真和系统功能验证；(2) 对软硬件实现进行功能划分，分别用语言进行设计并将其综合起来进行功能验证和性能预测等仿真确认即协调模拟仿真；(3) 如无问题则进行软件和硬件详细设计；(4) 最后进行系统测试。
5、 一种实现如权利要求l所述方法的自适应多标准可重构视频解码系统， 其特征在于它包括一个FPGA处理器、 一个码流识别模块，FPGA处理器和码流 识别模块均设有码流输入接口 ；码流识别模块通过控制线与自适应配置模块相 连，自适应配置模块通过控制线与FPGA处理器相连，FPGA处理器通过控制线和 数据线与DVI接口相连，DVI接口则通过控制线与数据线与显示器相连，FPGA处 理器还与IP资源存储器相连。
6、 根据权利要求5所述的自适应多标准可重构视频解码系统，其特征在于: 所述码流识别模块包括一个存储模块和一个逻辑比较器。
7、 根据权利要求5或6所述的自适应多标准可重构视频解码系统，其特征在 于所述FPGA处理器连接有多标准码流发生器，多标准码流发生器具有数字信 号输入端口 ； FPGA处理器还连接有若干包括IEEE1394端口子板和HD-SDI端口子 板接口插座。
全文摘要
本发明属于信息处理技术领域，具体涉及一种自适应多标准可重构视频解码方法及系统。本发明方法是对包括AVS、H.264、MPEG-4标准码流的解码，它的主要内容如下码流数据进入到缓冲区，在缓冲区存储当前码流；根据缓冲区当前码流，分析当前码流结构；由码流数据格式识别其解码标准，并根据解码标准，将其算法模块进行分解；功能IP核的设计和形成，自适应选用相对应的IP模块，配置相对应的FPGA资源，构成解码系统架构，建立自重构数字视频图像解码器；整个系统完成软硬件协同验证，实现在系统平台上自适应解码验证和实时显示图像。本发明使系统资源利用率成倍提高，硬件规模大大下降，并具有组成系统的灵活性、整体成本大幅度降低的优点。
文档编号H04N7/26GK101568030SQ20091004361
公开日2009年10月28日 申请日期2009年6月5日 优先权日2009年6月5日
发明者周芝丽, 郭照南, 陈意军, 雷海军, 龙泳涛 申请人:湖南工程学院;深圳大学