半导体集成电路及其动作方法

专利名称：半导体集成电路及其动作方法
技术领域：
本发明涉及具备内部核心电路和被供给来自外部的输入信号的 输入接口的半导体集成电路及其动作方法，特别涉及有利于降低对适 合于从外部供给的有效载荷数据的采样的采样时钟信号的相位进行 选择的数据采样单元的功耗的技术。
背景技术：
近年来，在移动电话终端中，基带LSI ( Base Band Large Scale Integrated Circuit,基带大规模集成电路，还被称为基带IC)和射频 集成电路(RFIC: Radio Frequency Integrated Circuit)之间的数字 接口受到了关注。
由叫做MIPI ( Mobile Industry Processor Interface Alliance,移 动产业处理器接口联盟)的团体的DigRF Working Group的组织进 行了作为BBLSI与RFIC之间的数字串行接口的一个规格的DigRF v3规格的标准化。该规格以GSM、 EDGE、 WCDMA等用途为对象。 另外，GSM是Global System for Mobile Communication (全球移动 通4言系统)的简称，EDGE是Enhance Data for GSM Evolution; Enhanced Data for GPRS (增强型数据速率GSM演进技术；增强型 数据速率GPRS技术)的简称，WCDMA是Wideband Code Division Multiple Access (宽带码分多址接入技术)的简称。
另外，在DigRF v3规格中，RFIC和BBLSI将各自的接口的差 动模拟信号变换为单端(single-ended )数字信号，发送数据以及接收 数据的接口通过低摆幅(low swing)控制阻抗差动对来降低功耗和不 期望的泄漏，另一方面通过高数据速率来提供可靠性高的数据传送。 峰间值(peak-to-peak)的差动电压是0,9伏，最小差动电压是100毫伏。发送数据以及接收数据的接口的线路驱动器(line driver)和 线路接收器(line receiver)具有用于省电的休眠模式，在与帧期间相 比长的帧间隔的期间成为休眠模式。为了转移到休眠模式，线路驱动 器在紧接着帧的最终比特之后的比特期间断言(assert)高电平"l"， 之后线路驱动器转移到维持将接口的差电压降低至-5mV到+ 20mV 的共模电压的低功耗状态。线路接收器的迟滞(hysteresis)可以可靠 地对接收器IC的内部电路表示高电平"1"。另夕卜，为了脱离休眠模式， 在新的帧的同步序列的最初的比特的开始前的至少八比特期间(高速 时钟的情况)或一比特期间(低速或中速时钟的情况)的期间，线路 驱动器驱动低电平。
另外，根据DigRFv3规格，为了生成接收数据接口和发送数据 接口的在高速模式下使用的312MHz数据时钟，在RFIC以及基带 LSI二者中需要高速接口时钟发生器。
进而，根据DigRFv3规格，发送数据以及接收数据的传送被分 割成多个帧，各帧包括同步、首部、有效载荷这三个字段。同步字段 包括16比特的规定代码"1010100001001011"的同步模式，用于在链 路的接收侧选择用于对输入数据进行采样的适当的时钟相位。首部字 段由八比特构成，包括尺寸、帧的逻辑信道类型、在发送数据与接收 数据的方向上具有不同功能的信号比特的信息。有效栽荷字段具有8 比特、32比特、64比特、96比特、128比特、256比特、512比特七 种数据尺寸。
在下述非专利文献l中，记载了如下高速数字接口移动电话的 RFIC内置有A/D变换器和D/A变换器，据此，由RF收发器 (transceiver)芯片生成的数字信号能够被传送给基带芯片而不会造 成因电磁辐射(EMC: Electromagnetic Emission )而导致的RF信号 的劣化、以及电源电压的尖峰(spike)。该高速数字接口由一对传送 线、用于驱动该一对传送线的差动驱动器、用于检测一对传送线的差 电压的差动接收器构成。差动驱动器由差动推挽器(push-pull)、连 接在该差动推挽器与电源电压之间的电流源构成。差动接收器由IOOQ的被动终端电阻、迟滞比较器、CMOS推挽驱动器构成。这种 传送被笔者称为R-LVDS ( Reduced - Low - Voltage - Differential -Signaling;简化低压差动信令)。
非专利文献lK. Chabrak et al， "Design of a High-Speed Low-Power Digital Interface for Multi-Standard Mobile Transceiver RFIC，s in 0.13, CMOS", 2005 The European Conference on Wireless Technology, 3誦4 October 2005， PP.217誦220.
本发明人在本发明之前，从事了支持WCDMA和EDGE双模式 的发送接收功能的射频集成电路(以下称为RFIC)的研究和开发。 作为该RFIC的输入接口单元，釆用可以与基带LSI高速地传送数据 的、低振幅差动信号且低功耗、利用休眠模式、依照上述DigRF v3 规格的数字接口。
本发明人如下上述进行了进一步实现具有数字接口的RFIC的 低功耗化的研究。
为了使RFIC迁移到低功耗的休眠模式，作为线路驱动器的基带 LSI被设定成将数字接口的差电压降低至-5mV到+ 20mV的共模电 压。因此，该RFIC的数字接口需要检测被设定成-5mV +20mV 的电压范围的共模电压。如公知的那样，在特定的电压范围的检测中， 可以使用具有两个输入阈值的迟滞电路。
另一方面，根据上述DigRF v3规格，为了从休眠模式唤醒，在-
新的帧的同步时序的最初的比特的开始前的至少八比特期间(高速时 钟)或一比特期间(低速或中速时钟)的期间，线路驱动器输出低电 平。另外，从休眠模式迁移到激活模式的RFIC需要接收从基带LSI 供给的16比特的同步字段，并根据16比特的规定代码的同步字段选 择适合于接收输入数据的采样的时钟相位。16比特的规定代码的同步 才莫式是"1010100001001011"。用于唤醒的低电平也可以通过使用具有 上述两个输入阈值的迟滞电路来检测。另外，为了根据同步模式来选 择采样时钟的适当相位，需要任意的同步电路。
本发明人对检测用于使用于对从基带LSI提供给RFIC的数字接
10口 (DigRF v3规格标准)的高速/低振幅差动信号进行釆样的数据采 样单元向休眠模式迁移的共模电压、并取入接收低振幅差动信号的 LVDS数字接口内部进行了研究。其结果，利用作为RFIC的输入接 口单元的LVDS数字接口 ，可以检测用于向休眠模式迁移的共模电压、 并可以检测用于起动的低电平电压，并且可以对适合于通过接收16 比特的同步字段而进行的高速/低振幅差动信号的接收输入数据的采 样的时钟相位进行选择。另外，LVDS是可以处理低振幅差动信号的 Low-Voltage Differential Signaling (低压差动信令)的简称。
可以利用LVDS数字接口的迟滞电路和数据采样单元将从基带 LSI提供给RFIC的数字接口的高速/低振幅差动数字发送基带信号变 换成大振幅数字发送基带信号。之后，可以利用RFIC的内部的发送 用D/A变换器将大振幅数字发送基带信号变换成模拟发送基带信号。 模拟发送基带信号被提供给RFIC的内部核心电路部分的发送电路， 并由发送电路将模拟发送基带信号例如利用基于发送压控振荡器所 生成的RF本地信号的直接上变频而变换成RF发送信号。RF发送信 号可以经由RFIC的外部的RF功率》文大器、双工器、天线等而发送 给移动电话的通信基站。
通过像这样采用LVDS数字接口的迟滞电路、数据釆样单元、 发送用D/A变换器，RFIC的内部核心电路的发送电路可以原样地利 用过去的模拟/数字接口时代的RFIC的内部电路的设计资产。-即，在 作为RFIC的输入接口单元的LVDS数字接口的迟滞电路检测到休眠 模式的情况下，通过将发送用D/A变换器和RFIC的内部核心电路设 定成休眠模式，可以使RFIC为低功耗状态。
本发明人进一步进行了作为RFIC的输入接口单元的LVDS数字 接口的研究，其结果，明确了以下问题。
问题在于，用于根据16比特的规定代码的同步模式来选择适合 于接收输入数据的采样的时钟相位的数据釆样单元的功耗。即，即使 如上上述将数据采样单元设置在作为RFIC的输入接口单元的LVDS 数字接口内部，而使LVDS数字接口的迟滞电路检测到休眠模式，也不会将设置在LVDS数字接口内部的数据采样单元设定成休眠模式， 而维持大功耗的激活模式。
特别地，第一个原因在于，用于根据16比特的同步模式选择适 合于采样的时钟相位的数据采样单元中的数据处理量大。
另外，第二个原因在于，为了高速的同步检测，需要通过相位相 互不同的多个时钟信号来并行地对同步模式的数据进行釆样，且由于 并行采样而数据处理量大。

发明内容
本发明是根据上述的本发明之前的本发明人的研究的结果而得到的。
本发明的目的在于，在具备从外部供给输入信号的输入接口，并 将选择适合于作为上述输入信号供给的有效载荷数据的采样的采样 时钟信号的相位的数据采样单元包含在上述输入接口中而构成的半 导体集成电路中，降低休眠模式下的功耗。
另外，本发明的另一目的在于，在选择了适当的采样时钟信号的 相位以后降低执行并行采样动作的数据采样单元的功耗。
及附图将更加明确。
本申请所公开的代表性的发明的简述如下。
即，本发明的代表性的半导体集成电路(9)具备输入接口(5)， 来自外部的输入信号被提供给该输入接口 (5);以及内部核心电路 (72、 73、 75)，根据上述输入接口接收上述输入信号而由上述输入 接口生成的信号数据被提供给上述内部核心电路。
上述输入接口 (5)包括迟滞电路(45)和数据采样单元(4)。
上述迟滞电路(45)具有第一和第二输入阈值(VthL、 VthH), 上述迟滞电路对具有上述第一和上述第二输入阈值之间的规定的电 压范围的上述输入信号进行检测而作为休眠指令。
上述数据采样单元(4)按照作为上述输入信号而供给的同步信号来选择适合于数据的采样的釆样时钟信号的相位，并使用具有该选
择的相位的采样时钟信号，据此，上述数据采样单元(4)对包含在 上述输入信号中的有效载荷数据进行釆样。
在上述输入接口 (5)的上述迟滞电路(45)检测到上述休眠指 令的情况下，由上述迟滞电路(45)生成的休眠信号被提供给上述内 部核心电路(72、 73、 75);响应于上述休眠信号，上迷内部核心电 路被控制成休眠模式。
由上述迟滞电路(45 )生成的上述休眠信号还被提供给上述输入 接口 (5)的上述数据采样单元(4)，据此，响应于上述休眠信号， 上述数据采样单元(4)被控制成休眠模式(参照图1)。
通过本申请公开的代表性的发明而得到的效果简述如下。
即，在具备从外部供给输入信号的输入接口，并将选择适合于作 为上述输入信号供给的有效载荷数据的采样的采样时钟信号的相位 的数据采样单元包含在上述输入接口中而构成的半导体集成电路中， 降低了休眠模式下的功耗。


图1是构成为本发明的实施方式的从属设备的半导体集成电路 的结构的图。
图2与图l同样地也是构成为本发明的实施方式的从属设备的半 导体集成电路的结构的图。
图3与图l以及图2同样地也是构成为本发明的实施方式的从属 设备的半导体集成电路的结构的图。
图4与图1、图2、图3同样地也是构成为本发明的实施方式的 从属设备的半导体集成电路的结构的图。
图5是符合DigRFv3规格规定的传送数据的帧的结构的图。
图6是图l至图4上述的本发明的实施方式的构成为从属设备的 半导体集成电路的迟滞緩沖放大器的基本结构的图。
图7是示出图6所示的迟滞緩冲放大器的各部的信号波形的图。的本发明的实施方式的从属
设备的半导体集成电路的迟滞緩冲放大器的基本结构的图。
图9是图8所示的迟滞緩冲放大器的各部的信号波形的图。
图IO是在图8所示的迟滞緩冲放大器的后级放大器附加了用于
判断为了休眠模式转移而被推断成高电平"l"的休眠转移比特的休眠
转移比特判断电路的结构的图。
图11是图IO所示的迟滞緩冲放大器的各部的信号波形的图。 图12是图1至图4中说明的本发明的实施方式的构成为从属设
备的半导体集成电路的数据采样单元的时钟选择部的结构的图。
图13是图12所示的数据采样单元的时钟选择部的各部的信号波
形的图。
图14是与图13所示的信号波形图相比针对四个时钟信号16比 特的同步字段的最初的4比特的"1010"的相位有少许延迟时的图12 的数据采样单元的时钟选择部的各部的信号波形的图。
图15是图1至图4中说明的本发明的各种实施方式的构成为从 属设备的半导体集成电路的LVDS接口的动作时序的图。
(附图标记说明)
1:迟滞緩冲放大器；2:时钟选择部；3:同步/首部/有效栽荷检 测部；4:数据采样单元；5: LVDS接口； 45:迟滞电路；46:数据 输出电路；47:休眠检测电路；71:数据存储器部；72: D/A变换器； 73: D/A变换器；74:发送压控振荡器；75:直接上变频发送电路； 6:休眠判断部；9: RFIC
具体实施方式
(代表性的实施方式)
首先，对本申请公开的发明的代表性的实施方式进行简要说明。 在关于代表性的实施方式的简要说明中，所引用的附图标记只不过例 示出附加了该附闺标记的结构要素的概念中包含的部分。(1)本发明的代表性的实施方式的代表性的半导体集成电路9 具备输入接口 5，来自外部的输入信号被提供给该输入接口 5;以 及内部核心电路72、 73、 75，根据上述输入接口接收上述输入信号而 由上述输入接口生成的信号数据被提供给上述内部核心电路72 、 73 、 75。
上述输入接口 5包括迟滞电路45和数据采样单元4。
上迷输入接口 5的上迷迟滞电路45具有第一输入阈值VthL和 第二输入阈值VthH，据此，上述迟滞电路45对具有上述第一输入阈 值和上述第二输入阈值之间的规定的电压范围的上述输入信号进行 检测而作为休眠指令。
上述输入接口 5的上述数据采样单元4按照作为上述输入信号供 给的同步信号的数据模式，选择适合于数据的采样的采样时钟信号的 相位，并使用具有该选择的相位的采样时钟信号，据此，上述数据采 样单元4对包含在上述输入信号中的有效载荷数据进行采样。
在上述输入接口 5的上述迟滞电路45检测到上述休眠指令的情 况下，由上述迟滞电路45生成的休眠信号被提供给上述内部核心电 路72、 73、 75,上述内部核心电路响应于上述休眠信号而被控制成休 眠模式。
由上述迟滞电路45生成的上述休眠信号还被提供给上述输入接 口 5的上述数据采样单元4，据此，上述数据采样单元4响应于上述 休眠信号而被控制成休眠模式(参照图1)。
根据上述实施方式，在上述半导体集成电路9的休眠模式下，不 仅上述内部核心电路72、 73、 75被控制成休眠模式，而且包含在上 述输入接口 5中的上述数据采样单元4也利用由上述迟滞电路45生 成的休眠信号而被控制成休眠模式。因此，利用上述实施方式，可以 降低具备输入接口、并将用于选择适合于有效载荷数据的采样的采样 时钟信号的相位的数据采样单元包含在输入接口中的半导体集成电 路在休眠模式下的功耗。
在优选的实施方式的半导体集成电路中，上述数据采样单元4
15包括多个数据采样电路21、 22、 23、 24和时钟选择数据判断电路25。 上述多个数据采样电路21、 22、 23、 24利用相位相互不同的多 个时钟信号CLK1、CLK2、CLK3、CLK4并行地对上述同步信号Sync 的上述数据模式"1010"进行采样。
上述时钟选择数据判断电路25响应于由上述多个数据釆样电路 21、 22、 23、 24输出的多个输出信号而生成多个时钟信号选择信号 SEL1、 SEL2、 SEL3、 SEL4,据此，为了生成上述有效栽荷数据的 采样所使用的上述采样时钟信号而从上述多个时钟信号CLK1、 CLK2、 CLK3、 CLK4中选择一个时钟信号CLK2作为基准时钟信号 CLK。
在选择了上述基准时钟信号CLK之后，在上述多个数据采样电 路21、 22、 23、 24中，用于生成上述选择的上述一个时钟信号CLK2 的一个数据采样电路22被激活，另一方面，用于生成未选择的其他 时钟信号CLK1、 CLK3、 CLK4的其他数据釆样电路22被设为非激 活(参照图12)。
根据上述优选的实施方式，可以在选择了适当的采样时钟信号的 相位以后，将执行并行采样动作的数据采样单元4的功耗。
在另 一个优选实施方式的半导体集成电路中，上述数据采样单元 4将由上述采样时钟采样的上述有效载荷数据存储在存储器71中。
响应于上述有效载荷数据向上述存储器的存储的完成，上述数据 采样单元4生成数据结束信号。
上述输入接口 5还具有休眠判断电路6，由上述迟滞电路45生 成的上述休眠信号和由上述数据采样单元4生成的上述数据结束信号 被提供给该休眠判断电路6，据此生成休眠转移信号。
响应于上述休眠信号和上述数据结束信号二者的被设断言上述 休眠判断电路6设断言述休眠转移信号。
响应于由上述休眠判断电路6设断言上述休眠转移信号，上述内 部核心电路72、 73、 75和上述数据采样单元4被控制成上述休眠模 式(参照图3)。另外，根据该例示的实施方式，上述数据采样单元4根据上述输 入信号所含的首部的数据尺寸信息，生成上述数据结束信号(参照图
3) 。
根据更优选的实施方式，在上述输入接口 5的上述迟滞电路45 上，连接了休眠转移比特判断电路49、 45Bl。
上述休眠转移比特判断电路49、 45B1对紧接着上述有效载荷数 据的最终比特之后的比特期间的休眠转移比特的电平进行判断(参照 图3、图10)。
根据更优选的实施方式，上述输入接口 5构成为被提供了差动输 入信号BJT、 8_8作为上述输入信号的差动信号接口 (参照图1 图
4) 。
才艮据具体的一个实施方式，上述输入接口 5的上述迟滞电路45 包括对作为上述输入信号的上述差动输入信号B_T、 8_8进行响应的 多个差动放大器A1、 A2: Bl、 B2;以及对上述多个差动放大器Al、 A2: Bl、 B2的至少一个差动放大器Bl、 B2的差动输出信号V32、 V42进行响应的休眠检测电路47。
由此，上述输入接口 5的上述迟滞电路45的特征在于，作为检 测具有上述第 一输入阈值与上述第二输入阈值之间的上述规定的电 压范围的上述输入信号作为上述休眠指令的窗口比较器来动作(参照 图6、图8)。
根据另 一个具体的实施方式，作为上述差动信号接口而构成的上 述输入接口 5是数字接口 ，并向上述数字接口供给差动数字基带信号。
上述差动数字基带信号由上述输入接口 5的上述迟滞电路45和 上述数据采样单元4而被变换成振幅信号比上述差动数字基带信号的 差动振幅大的大振幅数字基带信号。
上述内部核心电路72、 73、 75包括发送用D/A变换器72、 73 和上变频发送电路75。
来自上述输入接口 5的上述大振幅数字基带信号由上述发送用 D/A变换器72、 73变换成模拟发送基带信号。来自上述发送用D/A变换器72、 73的上述模拟发送基带信号由 上述上变频发送电路75变换成RF发送信号。
根据最具体的一个实施方式，上述数据采样单元4的特征在于， 使用上述采样时钟信号来执行上述输入信号的串行/并行变换(参照图 4、图12)。
(2)本发明的另一个观点的代表性的实施方式提供一种半导体 集成电路9的动作方法，该半导体集成电路9具备输入接口 5，来 自外部的输入信号,皮提供给该输入接口 5;以及内部核心电路72、 73、 75，根据上述输入接口接收上述输入信号而由上述输入接口生成的信 号数据被提供给上述内部核心电路72、 73、 75。
上述输入接口 5包括迟滞电路45和数据采样单元4。
上述输入接口 5的上述迟滞电路45具有第一输入阈值VthL和 第二输入阈值VthH，据此，上述迟滞电路45对具有上述第一输入阈 值和上述第二输入阈值之间的规定的电压范围的上述输入信号进行 检测而作为休眠指令。
上述输入接口 5的上述数据采样单元4按照作为上述输入信号供 给的同步信号的数据模式，选择适合于数据的采样的采样时钟信号的 相位，并使用具有该选择的相位的采样时钟信号，据此，上述数据采 样单元4对包^^在上述输入信号中的有效载荷数据进行采样。
在上述输入接口 5的上述迟滞电路45检测到上述休眠指令的情 况下，由上述迟滞电路45生成的休眠信号被提供给上述内部核心电 路72、 73、 75，上述内部核心电路响应于上述休眠信号而被控制成休 眠模式。
由上述迟滞电路45生成的上述休眠信号还被提供给上述输入接 口 5的上述数据采样单元4，据此，上述数据采样单元4响应于上迷 休眠信号而被控制成休眠模式(参照图1)。
根据上述实施方式，在上述半导体集成电路9的休眠模式下，不 仅上述内部核心电路72、 73、 75被控制成休眠模式，而且包含在上 述输入接口 5中的上述数据采样单元4也利用由上述迟滞电路45生成的休眠信号而被控制成休眠模式。因此，利用上述实施方式，可以 降低具备输入接口、并将用于选择适合于有效载荷数据的采样的采样 时钟信号的相位的数据采样单元包含在输入接口中的半导体集成电 路在休眠模式下的功耗。
(实施方式的说明) 接下来，对实施方式进行更详细的说明。另外，在用于说明具体 实施方式的所有附图中，对具有与上述附图相同的功能的部件附加同 一附图标记，省略其反复的说明。
(从属设备的结构)
图l是本发明的实施方式的构成为从属设备9的半导体集成电路 的结构。
图1所示的从属设备9例如是RFIC,接收来自构成为未图示的 主设备的例如基带LSI的发送基带信号。由于作为从属设备9的RFIC 与作为主设备的基带LSI之间是数字接口 ，所以发送基带信号是数字 信号。另外，数字发送基带信号是符合DigRF v3规格的差动电压， 峰间值电压为0.9伏而最小差动电压为100毫伏。
另一方面，主设备的基带LSI为了使作为从属设备9的RFIC转 移到休眠模式，在紧接着帧的最终比特后的比特期间设断言电平"l" 作为休眠转移比特，然后，线路驱动器的接口的差电压维持在被降低 至- 5mV到+ 20mV的共模电压。
因此，作为图1所示的从属设备9的RFIC包括与上述非专利文 献1记载的R-LVDS类似的LVDS (Low Voltage Differential Signaling,低压差分信令)接口 5。
LVDS接口 5包括迟滞緩沖放大器1和数据采样单元4。迟滞緩 冲放大器1包括迟滞电路45和休眠检测电路47，以对为了使从属设 备9的RFIC转移到休眠模式而从主设备的基带LSI供给的共模电压 进行检测。即，迟滞緩冲放大器1的迟滞电路45具有迟滞输入特性， 以对数字接口的差电压降低至-5mV到+20mV的共模电压进行检 测。更详细而言，利用用于转移到休眠模式的共模电压而被设定成大致同一电位的数字接口的差动电压是在迟滞电路45的迟滞输入特性 的低电平的输入阈值与高电平的输入阈值之间被检测的。另一方面， 在发送模式下，从基带LSI供给的帧中所包含的数字发送基带差动电 压信号的低电平"0"和高电平"1"是通过分别使用迟滞电路45的迟滞 输入特性的低电平的输入阈值和高电平的输入阈值而被检测的。
迟滞緩冲放大器1的迟滞电路45是利用由多个比较器构成的窗 口比较器来实现的。因此，将对用于向休眠模式的转移的共模电压进 行响应的迟滞电路45的窗口比较器的多个比较输出信号提供给休眠 检测电路47，据此，根据休眠检测电路47的输出生成提供给数据采 样电路4的休眠信号。休眠检测电路47可以根据迟滞电路45的多个 比较输出信号的信号电平的组合，检测根据用于转移到休眠模式的共 模电压而被设定成大致同一电位的数字接口的差动电压的存在。
LVDS接口 5的数据采样电路4构成为对构成由DigRF v3规格 规定的发送数据的帧所包含的同步字段的16比特的规定代码 "1010100001001011"的同步模式进行检测。利用数据采样电路4对16 比特的同步模式进行检测，从而可以利用从属设备9的RFIC的LVDS 接口 5选择适合于发送基带信号的采样的时钟信号的相位。
迟滞緩冲放大器1的数据输出电路46响应于来自迟滞电路45 的数字输出信号而生成串行数据，另一方面将串行数据以低输出阻抗 提供给数据采样单元4。
来自数据釆样电路4的采样数据被存储在起到在移动电话的发 送动作时所使用的FIFO ( First In/First Out,先入先出)发送存储器 的功能的数据存储器部71中。在发送动作时，由数据存储器部71输 出的发送数字基带信号Tx—I、 Tx_Q由D/A变换器72、 73被变换成 发送模拟基带信号。由D/A变换器72、 73变换的发送模拟基带信号 和由发送压控振荡器74生成的发送RF本地信号被提供给直接上变频 (DUC)发动电路75,由DUC发送电路75形成RF发送信号。
当发送动作完成时，主设备的基带LSI向从属设备9的RFIC指 示向休眠模式的转移，所以由休眠检测电路47形成休眠信号。响应于来自休眠检测电路47的休眠信号，数据采样电路4、数据存储器部
71、 D/A变换器72、 73、发送压控振荡器74、 DUC发送电路75转移 到休眠模式，从属设备9的RFIC成为低功耗状态。
(数据采样单元)
图2与图1同样，也是本发明的实施方式的构成为从属设备9 的半导体集成电路的结构。
在图2所示的从属设备9的RFIC中，与图l相比更详细地示出 了 LVDS接口 5的数据采样单元4的内部结构。虽然在图2中未示出， 但与图1同样地，图2所示的从属设备9的RFIC也包括D/A变换器
72、 73、发送压控振荡器74、以及DUC发送电路75。
图2所示的从属设备9的RFIC的数据采样单元4特别包括时钟 选择部2、同步/首部/有效载荷检测部3、以及休眠判断部6。
为了选择适合于采样的时钟信号的相位，将由数据输出电路46 所供给的包含在符合DigRF v3规格规定的发送数据的帧中的同步字 段的16比特的规定代码"1010100001001011，，的同步模式的最初的四 比特"1010"、以及相位相互不同的多个基准时钟信号提供给时钟选择 部2。其结果，时钟选择部2从相位相互不由同的多个基准时钟信号 中，选择在四比特"1010，，的各比特的脉冲宽度的大致中间的位置处具 有上升沿的基准时钟信号。被选择的一个基准时钟信号作为采样时钟 由时钟选择部2提供给同步/首部/有效载荷检测部3。另外，经由时钟 选择部2,将同步字段的16比特的同步模式的剩余的低位12比特 "100001001011"提供给同步/首部/有效载荷检测部3,而执行准确的同 步检测。
在利用使用了同步字段的16比特的同步模式的时钟选择部2和 同步/首部/有效载荷检测部3的同步检测之后，经由迟滞緩冲放大器1 和时钟选择部2，从主设备的基带LSI向同步/首部/有效载荷检测部3 供给首部和有效载荷的数字信号。在同步/首部/有效载荷检测部3中， 使用由时钟选择部2选择的采样时钟，对首部和有效载荷的数字信号 进行采样，被釆样的首部和有效载荷的数字信号被存储在数据存储器部71中。
同步/首部/有效载荷检测部3由于可以根据包含在首部字段中的 数据尺寸信息来判断有效栽荷的数据尺寸，所以在该数据尺寸的所有 数据向数据存储器部71的存储完成后，同步/首部/有效载荷检测部3 生成数据结束信号并提供给休眠判断部6。休眠判断部6响应于来自 休眠检测电路47的休眠信号和来自同步/首部/有效载荷检测部3的数 据结束信号，来生成休眠转移信号。
因此，存在以下情况，即从主设备的基带LSI向从属设备9 的RFIC的发送数据的传送完成，据此，由休眠判断部47在较早的 阶段设断言眠信号。另一方面，在将采样的首部和有效载荷的数字信 号的数据向存储器部71的存储中，会发生少许的写入延迟。因此， 会存在如下情况，即在比较晚的阶段设断言供给休眠判断部6的同 步/首部/有效载荷检测部3的数据结束信号。在该情况下，即使从休 眠判断电路47在较早的阶段设断言休眠信号，休眠判断部6也不会 在该阶段设断言眠转移信号而是等待同步/首部/有效载荷检测部3的 数据结束信号的设断言然后，响应于数据结束信号的设断言休眠判断 部6设断言供给时钟选择部2的休眠转移信号。这样，休眠判断部6 响应于来自休眠判断电路47的休眠信号和同步/首部/有效载荷检测部 3的数据结束信号这两者的设断言而设断言供给时钟选择部2的休眠 转移信号。
该休眠转移信号被提供给时钟选择部2、同步/首部/有效载荷检 测部3、数据存储器部71，还被提供给图1的D/A变换器72、 73、 发送压控振荡器74、 DUC发送电路75，这些电路成为休眠模式而成 为低功耗状态。时钟选择部2、同步/首部/有效载荷检测部3、数据存 储器部71的休眠模式是通过例如切断提供给这些电路的内部电源电 压来实现的。
另外，起到在移动电话的发送动作时使用的FIFO发送存储器的 功能的数据存储器部71可以构成为作为从属设备9的RFIC的内置 存储器。但是，在由移动电话进行高速/大容量的数据发送的情况下，
22数据存储器部71使用作为从属设备9的RFIC的外部高速SDRAM 等外部存储器。
(休眠转移监视电路)
与图1以及图2同样地，图3也是构成为本发明的实施方式的从 属设备9的半导体集成电路的结构。
在图3所示的作为从属设备9的RFIC中，与图2相比，在LVDS 接口 5的迟滞緩沖放大器1内部追加了休眠转移监视电路49。
如上上述，在DigRFv3规格中，为了转移到休眠模式，线路驱 动器在紧接着帧的最终比特之后的比特期间设断言为休眠转移比特 的高电平"l",然后线路驱动器转移到接口的差电压被降低至-5mV 到+20mv的共模电压的低功耗状态。在图3所示的作为从属设备9 的RFIC的LVDS接口 5的迟滞緩冲放大器1内部追加的休眠转移监 视电路49对在紧接着在休眠模式的转移前从主设备的基带LSI供给 的帧的最终比特之后的比特期间被设断言休眠转移比特的高电平'T， 进行检测。由此，休眠转移监视电路49可以判断休眠模式的转移。 另外，可以由休眠转移监视电路49根据包含在首部字段中的数据尺 寸信息来判断帧的最终比特的位置。 (数据采样单元的详细结构)
与图l、图2、图3同样地，图4也是构成为本发明的实施方式 的从属设备9的半导体集成电路的结构。
在图4所示的作为从属设备9的RFIC中，详细示出了 LVDS 接口 5的数据采样单元4的内部结构。即，数据采样单元4包括时钟 选择部2、休眠判断部6、同步/首部/有效载荷检测部3。
另外，迟滞緩冲放大器1构成为对来自作为主设备的基带LSI 的符合DigRF v3规格的数字接口的差动输入信号B_T、 B_B的差动 振幅电压进行检测。因此，在迟滞緩冲放大器l检测到该差动振幅电 压被设定成-5mV +2011^的共模电压时，迟滞緩冲放大器l输出 休眠信号。进而，迟滞緩沖放大器l响应于符合DigRF v3规格的数 字接口的差动输入信号B一T、 B_B而生成串行数据输出信号dataJT、对数据采样单元4的时钟选择部2供给0度、卯度、180度、270 度等相位不同的四个时钟信号CLK1、 CLK2、 CLK3、 CLK4，时钟 信号的频率在低速数据通信时被设定成26MHz、在高速数据通信 312MHz被设定成。如上上述，包含在发送帧中的16比特的同步字段 的最初的四比特"1010，，被提供给数据采样单元4。因此，时钟选择部 2从相位不同的四个时钟信号CLK1、 CLK2、 CLK3、 CLK4中选择 在最初的四比特"1010，，的各比特脉冲宽度的大致中间的位置具有上 升沿的时钟信号而作为相位适当的基准时钟信号CLK。由于由时钟选 择部2根据基准时钟信号CLK执行来自迟滞緩冲放大器1的串行数 据输出信号dataJT、 data_B的串行/并行变换，所以由时钟选择部2 生成的四比特的并行数据data_0、 data—1、 data—2、 data_3被提供给 同步/首部/有效栽荷检测部3。
在同步/首部/有效栽荷检测部3中，执行同步字段的16比特的同 步模式的剩余的低位12比特"100001001011"的同步检测和首部字段 的判断。在完成了包含于有效载荷字段中的规定的数据尺寸的有效载 荷数据的所有数据向数据存储器部71的存储的定时，同步/首部/有效 载荷检测部3产生数据结束信号并提供给休眠判断电路6。休眠判断 部6响应于来自迟滞緩冲放大器1的休眠信号和来自同步/首部/有效 载荷检测部3的数据结束信号，生成休眠转移信号。该休眠转移信号 被提供给时钟选择部2、同步/首部/有效栽荷检测部3、数据存储器部 71，这些电路成为休眠模式而成为低功耗状态。时钟选择部2、同步/ 首部/有效载荷检测部3、数据存储器部7的休眠模式可以通过切断例 如提供给这些电路的内部电源电压来实现。
另外，提供给数据采样单元4的时钟选择部2的相位不同的四个 时钟信号CLK1、 CLK2、 CLK3、 CLK4可以由用于生成由作为从属 设备9的RFIC所生成的系统时钟SySClk的锁相环(PLL: Phase Locked Loop)来生成。该系统时钟SySClk是在DigRF v3规格的数 字接口中使用的时钟，从作为从属设备9的RFIC提供给作为主设备的基带LSI。
(传送数据的帧的结构) 如本说明书一开始上述，根据DigRFv3规格，发送数据和接收 数据的传送数据被分割成多个帧，各帧包括同步、首部、有效载荷这 三个字段。
图5是由DigRFv3规格规定的传送数据的帧的结构。 一个帧包 括同步字段(Sync )、首部字段(Header)、有效栽荷字段(Payload )。 一个在先帧的结束时间Ti和一个后续帧的开始时间T2之间的帧间间 隔IFG成为休眠模式。
更严格而言，如果在帧间间隔IFG的期间是由作为主设备的基 带LSI驱动的迟滞緩冲放大器1的数字接口的差动输入信号B_T、B_B 的差动振幅电压(Vdiff-V (B—T) - V ( B_B) }被设定成-5mV ~ + 20mV的共模电压，则作为从属设备9的RFIC转移到休眠模式。
另外，在图5中，示出了在紧接着一个在先帧的结束时间1\之 后的比特期间被设断言高电平"l"的休眠转移比特。另外，在图5中， 还示出了为了脱离休眠模式，而在紧接着一个后续帧的开始时间T2 后的至少八比特的期间(高速时钟的情况)被设断言低电平的激活转 移比特。
(基本结构的迟滞緩冲放大器)
图6是构成为图l至图4上述的本发明的实施方式的从属设备9 -的半导体集成电路的迟滞緩冲放大器1的基本结构。
图6的迟滞緩沖放大器1的迟滞电路45由分别作为比较器动作 的前级差动放大器45A和后级的差动放大器45B构成。前级差动放大 器45A的两个差动放大器Al、 A2构成为利用源极电阻R1、 R2而具 有偏移特性。
一个差动^L大器Al由恒定电流211的恒流源、偏移生成源极电 阻R1、 P沟道MOS晶体管对Qll、 Q12、负栽电阻Rll、 R12、 R13 构成，另一个差动放大器A2也由恒定电流212的恒流源、偏移生成 源极电阻R2、 P沟道MOS晶体管对Q21、 Q22、负载电阻R21、 R22、R23构成。即，在一个差动放大器A1中，在P沟道MOS晶体管Qll 上连接了偏移生成源极电阻Rl，但在P沟道MOS晶体管Q12上未 连接任何偏移生成源极电阻。在另一个差动放大器A2中，在P沟道 MOS晶体管Q21上连接了偏移生成源极电阻R2，但在P沟道MOS 晶体管Q22上未连接任何偏移生成源极电阻。因此，即使迟滞緩沖放 大器1的数字接口的差动输入信号BJT、 8_8是相同电位，在一个差 动放大器Al中P沟道MOS晶体管Qll的导电性也成为小于P沟道 MOS晶体管Q12的导电性的值，在另一个差动放大器A2中，P沟道 MOS晶体管Q21的导电性也成为小于P沟道MOS晶体管Q22的导 电性的值。
图7是图6所示的迟滞緩冲放大器1的各部的信号波形。
由于图6的迟滞緩冲放大器1的前级差动放大器45A的一个差 动放大器Al的P沟道MOS晶体管对Qll、 Q12的导电性的差异， 如图7所示，在差动输入信号BJT、 B一B是相同电位的定时，P沟道 MOS晶体管Qll的漏极电压Vll成为低于P沟道MOS晶体管Ql2 的漏极电压V12的电平。在图7中，差动输入信号BJT、 8_8是相同 电位的定时是时刻T3和时刻T4的大致中间、时刻Ts和时刻T6的大 致中间、时刻T7与时刻Ts的大致中间。
由于图6的迟滞緩沖放大器1的前级差动放大器45A的另一个 差动放大器A2的P沟道MOS晶体管对Q21、 Q22的导电性的差异， 如图7所示，在差动输入信号BJT、 B—B是相同电位的定时，P沟道 MOS晶体管Q21的漏极电压V21成为低于P沟道MOS晶体管Q22 的漏极电压V22的电平。
另外，如图7所示，差动输入信号B_T、 B_B的非反转输入信 号B_T的电压波形的相位与一个差动放大器Al的P沟道MOS晶体 管Q12的漏极电压V12的电压波形以及另 一个差动放大器A2的P沟 道MOS晶体管Q21的漏极电压V21的电压波形的相位大致一致。另 外，差动输入信号B_T、 B一B的反转输入信号B_B的电压波形的相 位与一个差动放大器Al的P沟道MOS晶体管Qll的漏极电压Vll
26的电压波形以及另一个差动放大器A2的P沟道MOS晶体管Q22的 漏极电压V22的电压波形的相位大致一致。
另外，如图7所示，差动输入信号B_T、 B_B的非反转输入信 号B_T的电压波形与反转输入信号B—B的电压波形在时刻T3和时刻 Tj的大致中间、时刻Ts与时刻T6的大致中间、时刻T7与时刻Ts的 大致中间处与中间阈值VthM交叉。进而，如图7所示， 一个差动放 大器Al的P沟道MOS晶体管Qll的漏极电压Vll与P沟道MOS 晶体管Q12的漏极电压V12在时刻T3、时刻T5、时刻T7处与低阈值 VthL交叉。另外进而，如图7所示，另一个差动放大器A2的P沟道 MOS晶体管Q21的漏极电压V21与P沟道MOS晶体管Q22的漏极 电压V22在时刻T4、时刻T6、时刻Ts处与高阈值VthH交叉。
如图6所示，前级差动放大器45A的一个差动放大器Al的P沟 道MOS晶体管Qll的漏极电压Vll和P沟道MOS晶体管Q12的漏 极电压V12分别被提供给后级的差动放大器45B的一个差动放大器 B1的NPN晶体管Q31的基极和NPN晶体管Q32的基极。另外，同 样地，前级差动放大器45A的另一个差动放大器A2的P沟道MOS 晶体管Q21的漏极电压V21和P沟道MOS晶体管Q22的漏极电压 V22分别被提供给后级的差动放大器45B的另一个差动放大器B2的 NPN晶体管Q41的基极和NPN晶体管Q42的基极。
因此，后级的差动放大器45B的一个差动放大器Bl的晶体管 Q31、 Q32对前级差动放大器45A的一个差动放大器Al的晶体管 Qll、 Q12的漏极电压V11、 V12在时刻T3、 Ts、 T7处与低阈值VthL 的交叉进行检测。进而，后级的差动放大器45B的另一个差动放大器 B2的晶体管Q41、 Q42对前级差动放大器45A的另一个差动放大器 A2的晶体管Q21、 Q22的漏极电压V21、 V22在时刻T4、 T6、 Ts处 与高阔值VthH的交叉进行检测。
其结果，后级的差动放大器4SB的一个差动放大器B1的晶体管 Q32的集电极电压V32在时刻T3处从高电平"l，，变化低电平"0"，在 时刻T6处从低电平"0"变为高电平"l",在时刻Ts处从高电平"l"变为低电平"O"。另外，后级的差动放大器45B的另一个差动放大器B2 的晶体管Q42的集电极电压V42在时刻T4处从低电平"O"变为高电平 "1",在时间Ts处从高电平"l"变为低电平"O",在时间T7处从低电平 "0"变为高电平"1"。
图6的迟滞緩冲放大器1的迟滞电路45的后级的差动放大器45B 的一个差动放大器Bl的晶体管Q32的集电极电压V32与另 一个差动 放大器B2的晶体管Q42的集电极电压V42被提供给休眠检测电路 47，休眠检测电路47对两个输入信号执行NOR (或非)信号处理。 因此，在时刻T3与时刻T4之间的期间、时刻Ts与时刻T6之间的期 间、时刻L与时刻Ts之间的期间，由休眠检测电路47生成高电平的 休眠信号。
这样，迟滞緩冲放大器1的前级差动放大器45A的包括偏移生 成源极电阻Rl、 R2的一个差动放大器Al与另一个差动放大器A2 生成迟滞电路45的迟滞特性的低阈值VthL和高阈值VthH。另外， 迟滞緩冲放大器1的后级的差动放大器45B的一个差动放大器Bl、 另一个差动放大器B2、休眠检测电路47作为对低阔值VthL和高阈 值VthH之间的休眠模式期间进行检测的窗口比较器而动作。
即，当迟滞緩冲放大器1的差动输入信号B_T、 B_B的非反转 输入信号B_T与反转输入信号B—B的差振幅电压Vdiff = V ( B—T) -V ( B_B )、和低阔值VthL与高阈值VthH之间的下述关系成立时， 生成高电平的休眠信号。
VthL5Vdiff = V ( B_T ) - V ( B—B ) ^VthH (式1)
VthL = - R1I1 (式2 )
VthH - + R2I2 (式3 )
此处，Rl、 R2是图6所示的迟滞緩冲放大器1的前级差动放大 器45A的一个和另一个的差动放大器Al、 A2的偏移生成源极电阻 Rl、 R2的电阻值，II、 12是恒流源211、 212的恒定电流的电流值的 一半。
(附加了源极跟随器的迟滞緩冲放大器)图8是构成为图l至图4中说明的本发明的实施方式的从属设备 9的半导体集成电路的迟滞緩冲放大器1的基本结构。
与图6所示的迟滞緩冲放大器1相比，在图8所示的迟滞緩冲放 大器1中附加了源极跟随器10。图6所示的迟滞緩冲放大器1的迟滞 电路45的前级放大器45A使用了 P沟道MOS晶体管Qll、 Q12、 Q21、 Q22，所以漏极电压Vll、 V12、 V21、 V22向接地电压电平GND 的方向偏移。
另外，前级放大器45A的漏极电压Vll、 V12、 V21、 V22需要 驱动后级放大器45B的NPN双极晶体管Q31、 Q32、 Q41、 Q42的基 极。由于在双极晶体管Q31、 Q32、 Q41、 Q42发射极上连接了被设 定成恒定电流213、 214的恒流源，所以为了使这些恒流源的恒定电流 特性良好，也需要设定成具有提供给恒流源的电压电平的程度的电平 高度。进而，由于双极晶体管Q31、 Q32、 Q41、 Q42的基极/发射极 正向电压通常是比MOS晶体管的栅/源电压大的值，所以需要设定成 也具有后级放大器45B的NPN双极晶体管Q31、 Q32、 Q41、 Q42的 基电位的程度的电平高度。
根据上述理由，对图8所示的迟滞緩冲放大器1附加了源极跟随 器10。使用图8所示的源极跟随器10,以将前级;^丈大器45A的P沟 道MOS晶体管Q11~Q22的低电压电平的漏极电压V11 V22向高 电压侧进行电平移动并提供给后级放大器45B的NPN双极晶体管-Q31 Q42的基极。在图8所示的源极跟随器10中，向四个P沟道 MOS晶体管的栅极供给前级放大器45A的漏极电压Vll、 V12、 V21、 V22，由四个P沟道MOS晶体管的源极生成用于驱动后级放大器45B 的NPN双极晶体管Q31 ~ Q42的基极的电压。
另一方面，在图8所示的迟滞緩冲放大器1中，表示了用于向图 1至图4所示的数据采样电路4供给串行数据的低输出阻抗的数据输 出电路46包括射极跟随器14的情况。
另外，在图8所示的迟滞緩沖放大器1中，表示了图1至图3 所示的休眠检测电路47包括差动型NOR (或非)电路11、低通滤波器12、差动放大器13的情况。差动NOR电路11由NPN双极晶体 管Q51、 Q52、 Q53、电阻R51、 R53、恒定电流215的恒流源构成。 向晶体管Q51、 Q52的基极分别供给后级放大器45B的NPN双极晶 体管Q32、 Q42的集电极电压V32、 V42，向晶体管Q53的基极供给 基准电压Vref。进而，晶体管Q51、 Q53的集电极电压V51、 V53被 分别提供给低通滤波器12的差动输入端子，低通滤波器12的差动输 出信号LP_T、 LP_B被分别提供给差动放大器13的同相输入端子和 反相输入端子，由差动放大器13的输出端子生成休眠信号。 图9是图8所示的迟滞緩沖放大器1的各部的信号波形。 在图9中，特别地，比图7放大示出了图7所示的信号波形图的
时刻T3和时刻T4之间的休眠期间。
作为有效栽荷字段的数据的差动输入信号B_T、 B_B的非反转 输入信号B_T的电压波形的相位与后级放大器45B的晶体管Q32的 基极电压Vb32的电压波形以及晶体管Q41的基极电压Vb41的电压 波形的相位大致一致。另外，差动输入信号B一T、 8_8的反转输入信 号B_B的电压波形的相位与后级放大器45B的晶体管Q31的基极电 压Vb31的电压波形以及晶体管Q42的基极电压Vb42的电压波形的 相位大致一致。
因此，如图9中从上数第四个所示，差动输入信号B_T、 B_B 的非反转输入信号B一T的电压波形的相位与晶体管Q42的集电极电-压V42的电压波形的相位一致。进而，差动输入信号B—T、 B_B的反 转输入信号B一B的电压波形的相位与晶体管Q32的集电极电压V32 的电压波形的相位一致。其结果，响应于作为有效载荷字段数据的差 动输入信号B一T、 B—B，与晶体管Q53的基极的基准电压Vref的电 平相比，被分别提供了晶体管Q32的集电极电压V32和晶体管Q42 的集电极电压V42的晶体管Q51的基极电压和晶体管Q52的基极电 压中的某一个成为高电平。因此，在有效载荷字段数据期间，差动型 NOR电路11的晶体管Q51的集电极电压V51成为低电平而晶体管 Q53的集电极电压V53成为高电平，低通滤波器12的差动输出信号
30LP_T、 LP_B分别成为低电平和高电平，从差动放大器13的输出端 子，休眠信号也成为低电平。
由于图9的时刻T3与时刻T4之间的休眠期间的差动输入信号 B一T、 8_8的差电压大致为零伏，所以与图7同样地，分别被提供了 晶体管Q32的集电极电压V32和晶体管Q42的发射极电压V42的晶 体管Q51的基极电压和晶体管Q52的基极电压二者都为低电平。因 此，在休眠期间，差动型NOR电路11的晶体管Q51的集电极电压 V51为高电平，晶体管Q53的集电极电压V53为低电平，低通滤波 器12的差动输出信号LP一T、 LP一B分别为高电平和低电平，从差动 放大器13的输出端子，休眠信号也成为高电平。
另外，在图9中，还示出了为了在紧接着休眠期间的结束时间 T4之后脱离休眠模式，由紧接着一个后续帧的开始时刻之后的至少八
(附加了休眠转移比特判断电路的迟滞緩冲放大器) 如上上述，主设备的基带LSI为了使作为从属设备9的RFIC转
移到休眠模式，在紧接着帧的最终比特之后的比特期间设断言为休眠
转移比特的高电平"l"。
图IO是在图8所示的迟滞緩冲放大器1的后级放大器45B中附
加了用于判断为了休眠模式转移而被设断言高电平"l"的休眠转移比 特的休眠转移比特判断电路45B1的结构。
图10所示的休眠转移比特判断电路45B1是差动型锁存电路， 由NPN双极晶体管Q61、 Q62和恒定电流216的恒流源构成。晶体 管Q61的基极和晶体管Q62的集电极与后级放大器45B的晶体管Q31 的集电极连接，晶体管Q62的基极和晶体管Q61的集电极与后级放 大器45B的晶体管Q41的集电极连接。进而，在图10所示的迟滞緩 冲放大器1中，在后级放大器45B的休眠转移比特判断电路"B1的 输出上，连接了另一个低通滤波器17和另一个差动放大器18，在休 眠检测电路47的差动放大器13的输出上，连接了 AND (与)电路 19 另一个低通滤波器17。图10所示的迟滞緩冲放大器1的其他结构与图8所示的迟滞緩冲放大器1的结构相同。
图11是图10所示的迟滞緩沖放大器1的各部的信号波形。 在图ll中，也与图9同样地，放大示出了信号波形图的时刻T3 与时刻T4之间的休眠期间。如图ll所示，在紧接着帧的有效载荷数 据字段的最终比特之后的比特期间，休眠转移比特设断言电平"l"， 所以差动输入信号B—T、 B—B的非反转输入信号B—T和反转输入信 号B一B分别成为高电平和低电平。因此，在后级差动放大器45B中， 晶体管Q32的基极电位Vb32和晶体管Q31的基极电位Vb31分别成 为高电平和低电平，晶体管Q41的基极电位Vb41和晶体管Q42的基 极电位Vb42分别成为高电平和低电平。于是，晶体管Q32的集电极 电位V32和晶体管Q31的集电极电位V31分别成为低电平和高电平， 晶体管Q41的集电极电位V41和晶体管Q42的集电极电位V"分别 成为低电平和高电平。其结果，在紧接着休眠期间的开始时刻13之 后的休眠转移比特的期间，作为休眠转移比特判断电路45B1的互补 输出倌号的晶体管Q31的集电极电压V31的高电平与晶体管Q"的 集电极电压V41的低电平的差电压由差动型锁存电路的晶体管Q61、 Q62锁存。其结果，可以在紧接着休眠期间的开始时刻T3之后的休 眠转移比特的期间至结束时刻T4的期间，维持作为休眠转移比特判 断电路45B1的互补输出信号的晶体管Q31的集电极电位V31的高电 平与晶体管Q41的集电极电位V41的低电平的差电压。
这样，从紧接着休眠期间的开始时刻T3之后的休眠转移比特的 期间到结束时刻T4的期间的长期间维持的晶体管Q31、 Q41的集电 极电压V31、 V41的差电压被提供给另一个低通滤波器17和另一个 差动放大器18，所以从另一个差动放大器18，在长期间的期间生成 休眠转移检测输出信号Lsp。
另一方面，在响应于 后级差动放大器45B的休眠期间的晶体管 Q32的集电极电压V32的低电平和晶体管Q42的集电极电压V42的 低电平的休眠检测电路47的差动放大器13的输出上，连接了 AND 电路19和另一个低通滤波器17。因此，在休眠期间低通滤波器12的差动输出信号LP_T、 1^_8分别成为高电平和低电平，从差动放大器 13的输出端子，休眠检测输出信号U^Out也成为高电平。来自休眠 检测电路47的差动放大器13的输出端子的休眠检测输出信号 IJ^Out和来自另 一个差动放大器18的休眠转移检测输出信号Lsp被 输入给AND电路19，所以可以从AND电路19的输出端子在休眠期 间生成高电平的休眠信号。 (时钟选择部)
图12是构成为图1至图4中说明的本发明的实施方式的从属设 备9的半导体集成电路的数据采样单元4的时钟选择部2的结构。
如图12所示，时钟选择部2包括时钟选择电路28、串行/并行变 换电路26、参考时钟生成电路27。另外，时钟选择电路28还包括多 个数据采样电路21、 22、 23、 24和时钟选择数据判断电路25。
向时钟选择部2的四个数据采样电路21、 22、 23、 24，分别供 给0度、90度、180度、270度等相位不同的四个时钟信号CLK1、 CLK2、 CLK3、 CLK4。这些时钟信号的频率在低速数据通信被设定 成26MHz、在高速数据通信被设定为312MHz。另外，对时钟选择部 2的四个数据采样电路21、 22、 23、 24，共同地供给发送帧的16比 特的同步字段的互补数据dataJT、 data—B。特别，16比特的同步字 段的数据data_T的最初四比特"1010，，被公共地提供给时钟选择部2 -的四个数据采样电路21、 22、 23、 24。因此，时钟选择部2的时钟选 择数据判断电路25根据相位不同的四个时钟信号CLK1 ~ CLK4，生 成将在最初的四比特"1010，，的各比特脉冲宽度的大致中间的位置具 有上升沿的时钟信号选择为相位合适的基准时钟信号CLK的时钟选 择信号SEL1~SEL4。从时钟选择数据判断电路25生成的时钟选择 信号SEL1 SEL4被提供给参考时钟生成电路27，从而由参考时钟 生成电路27生成基准时钟信号CLK。对串行/并行变换电路26，供 给由参考时钟生成电路27生成的基准时钟信号CLK和四个数据釆样 电路21 ~ 24的数据。由串行/并行变换电路26生成的4比特的并行数 据data_0、 data_l、 data_2、 data_3被提供给同步/首部/有效载荷检测部3。
接下来，对时钟选择部2的结构和动作进行详细说明。
图12的时钟选择部2的时钟选择电路28包括四个数据采样电路 21、 22、 23、 24和时钟选择数据判断电路25。
对时钟选择部2的四个数据釆样电路21、 22、 23、 24,分别供 给0度、卯度、180度、270度等相位不同的四个时钟信号CLK1、 CUC2、 CLK3、 CXK4。
第一数据采样电路21包括四个串联连接的触发器29、 30、 31、 32，对四个触发器29、 30、 31、 32的触发输入端子公共地供给相位 为0度的第一时钟信号CLK1。向第一级的触发器29的数据输入端子 供给发送帧的16比特的同步字段的互补数据data一T、 data一B，第一 级的触发器29的数据输出端子与第二级的触发器30的数据输入端子 连接。笫二级的触发器30的数据输出端子与第三级的触发器31的数 据输入端子连接，第三级的触发器31的数据输出端子与第四级的触 发器32的数据输入端子连接。第 一数据采样电路21的四个串联连接 的触发器29、 30、 31、 32的四个输出信号被提供给时钟选择数据判 断电路25中的第一数据判断电路251，还被提供给串行/并行变换电 路26。
第二数据采样电路22也包括四个串联连接的触发器33、 34、 35、 36，对四个触发器33、 34、 35、 36的触发输入端子公共地供给相位 为90度的笫二时钟信号CLK2。对第一级的触发器33的数据输入端 子供给发送帧的16比特的同步字段的互补数据data一T、 data一B，第 一级的触发器33的数据输出端子与第二级的触发器34的数据输入端 子连接。笫二级的触发器34的数据输出端子与第三级的触发器35的 数据输入端子连接，第三级的触发器35的数据输出端子与第四级的 触发器36的数据输入端子连接。第二数据采样电路22的四个串联连 接的触发器33、 34、 35、 36的四个输出信号被提供给时钟选择数据 判断电路25中的第二数据判断电路252,还^L提供给串行/并行变换 电路26。第三数据采样电路23也包括四个串联连接的触发器37、 38、 39、40，对四个触发器37、 38、 39、 40的触发输入端子公共地供给相位为180度的第三时钟信号CLK3。对第一级的触发器37的数据输入端子供给发送帧的16比特的同步字段的互补数据data_T、 data一B，第一级的触发器37的数据输出端子与笫二级的触发器38的数据输入端子连接。第二级的触发器38的数据输出端子与第三级的触发器39的数据输入端子连接，第三级的触发器39的数据输出端子与第四级的触发器40的数据输入端子连接。第三数据采样电路23的四个串联连接的触发器37、 38、 39、 40的四个输出信号被提供给时钟选择数据判断电路25中的第三数据判断电路253,还被提供给串行/并行变换电路26。
第四数据采样电路24也包括四个串联连接的触发器41、 42、 43、44，对四个触发器41、 42、 43、 44的触发输入端子>^共地供给相位是270度的第四时钟信号CLK4。向第一级的触发器41的数据输入端子供给发送帧的16比特的同步字段的互补数据data_T、 data—B，第一级的触发器41的数据输出端子与笫二级的触发器42的数据输入端子连接。第二级的触发器42的数据输出端子与第三级的触发器43的数据输入端子连接，第三级的触发器43的数据输出端子与第四级的触发器44的数据输入端子连接。第四数据采样电路24的四个串联连-接的触发器41、 42、 43、 44的四个输出信号被提供给时钟选择数据 判断电路25中的第四数据判断电路254，还被提供给串行/并行变换电路26。
时钟选择数据判断电路25的第一数据判断电路251包括第一级NOR (或非)电路2511、第二级OR (或)电路2512、第三级触发器2513、第四级AND(与)电路2514、笫五级触发器2515。对笫一级NOR电路2511,供给第一数据采样电路21的四个串联连接的触发器29、 30、 31、 32的四个输出信号DFF1A DFF1D和第二数据判断电路252的第三级触发器2523的输出信号。对第二级OR电路2512，供给第一级NOR电路2511的输出信号CP1和第三级触发器2513的输出信号，第二级OR电路2512的输出信号被提供给笫三触发器2513的数据输入端子。对第四级AND电路2514，供给第三级触发器2513的输出信号、第二数据判断电路252的第三级触发器2522的输出信号、和第三数据判断电路253的第三级触发器2533的输出信号，第四级AND电路2514的输出信号被提供给第五级触发器2515的数据输入端子。对第五级触发器2515的触发输入端子供给相位为0度的第一时钟信号CLK1的反转信号，从而从第五级触发器2515的输出端子生成用于将第三时钟信号CLK3选择为基准时钟信号CLK的第三时钟信号选择信号SEL3。
时钟选择数据判断电路25的笫二数据判断电路252包括第一级NOR电路2521、第二级OR电路2522、第三级触发器2523、第四级AND电路2524、第五级触发器2525。对第一级NOR电路2521，供给第二数据采样电路22的四个串联连接的触发器33、 34、 35、 36的四个输出信号DFF2A ~ DFF2D和第三数据判断电路253的第三级触发器2533的输出信号。对第二级OR电路2522,供给第一级NOR电路2521的输出信号CP2和第三级触发器2523的输出信号，第二级OR电路2522的输出信号被提供给第三触发器2523的数据输入端子。对第四级AND电路2524，供给第三级触发器25"的输出信号、第三数据判断电路253的第三级触发器2533的输出信号、和第四数据判断电路254的第三级触发器2543的输出信号，第四级AND电路2524的输出信号被提供给第五级触发器2525的数据输入端子。对第五级触发器2525的触发输入端子供给相位为90度的第二时钟信号CLK2的反转信号，从而从第五级触发器2525的输出端子生成用于将第四时钟信号CLK4选择为基准时钟信号CLK的第四时钟信号选择信号SEL4。
时钟选择数据判断电路25的第三数据判断电路253包括第一级NOR电路2531、第二级OR电路2532、第三级触发器2533、第四级AND电路2534、笫五级触发器2535。对第一级NOR电路2531,供给第三数据采样电路23的四个串联连接的触发器37、 38、 39、 40的四个输出信号DFF3A ~ DFF3D和第四数据判断电路254的第三级触发器2543的输出信号。对第二级OR电路2532，供给第一级NOR电路2531的输出信号CP3和第三级触发器2533的输出信号，第二级OR电路2532的输出信号被提供给第三触发器2533的数据输入端子。对第四级AND电路2534，供给第三级触发器2533的输出信号、第四数据判断电路254的第三级触发器2543的输出信号、和第一数据判断电路251的第三级触发器2513的输出信号，第四级AND电路2534的输出信号被提供给第五级触发器2535的数据输入端子。对第五级触发器2535的触发输入端子供给相位为180度的第三时钟信号CLK3的反转信号，从而从第五级触发器2535的输出端子生成用于将第一时钟信号CLK1选择为基准时钟信号CLK的第一时钟信号选择信号SEL1。
时钟选择数据判断电路25的第四数据判断电路254包括第一级NOR电路2541、第二级OR电路2542、第三级触发器2543、第四级AND电路2544、第五级触发器2545。向第一级NOR电路2541，供给第四数据采样电路24的四个串联连接的触发器41、 42、 "、 44的四个输出信号DFF4A DFF4D和第一数据判断电路251的第三级触发器2513的输出信号。对笫二级OR电路2542,供给第一级NOR电路2541的输出信号CP4和第三级触发器2543的输出信号，第二级OR电路2542的输出信号被提供给第三触发器2543的数据输入端子。对第四级AND电路2544，供给第三级触发器2543的输出信号、第一数据判断电路251的第三级触发器2513的输出信号、和第二数据判断电路252的第三级触发器2523的输出信号，第四级AND电路2544的输出信号被提供给第五级触发器2545的数据输入端子。对笫五级触发器2545的触发输入端子供给相位是270度的第四时钟信号CLK4的反转信号，从而从第五级触发器2545的输出端子生成用于将笫二时钟信号CLK2选择为基准时钟信号CLK的笫二时钟信号选择信号SEL2。
图13是图12所示的数据采样单元4的时钟选择部2的各部的信号波形。
在图13中，关于16比特的同步字段的数据data一T的最初的四比特"1010"的相位，示出了第一时钟信号CLK1的相位、第二时钟信号CLK2的相位、第三时钟信号CLK3的相位、第四时钟信号CLK4的相位。
另外，在图13中，示出了响应于第一时钟信号CLK1的相位的第一数据判断电路251的四个串联连接的触发器的四个输出信号DFF1A、 DFF1B、 DFF1C、 DFF1D的波形，示出了响应于第二时钟信号CLK2的相位的第二数据判断电路252的四个串联连接的触发器的四个输出信号DFF2A、 DFF2B、 DFF2C、 DFF2D的波形，示出了响应于笫三时钟信号CLK3的相位的第三数据判断电路253的四个串联连接的触发器的四个输出信号DFF3A、 DFF3B、 DFF3C、 DFF3D的波形，并示出了响应于第四时钟信号CLK4的相位的第四数据判断电路254的四个串联连接的触发器的四个输出信号DFF4A、 DFF4B、DFF4C、 DFF4D的波形。
另外，在图13中，示出了被提供了第一数据采样电路21的四个串联连接的触发器29、 30、 31、 32的四个输出信号DFF1A-DFF1D、第二数据判断电路252的第三级触发器2523的输出信号的第一数据判断电路251的第一级NOR电路25U的输出信号CP1的波形。响应于16比特的同步字段的最初的四比特"1010"和从笫一时钟信号CLK1的低电平向高电平的上升沿，第一数据判断电路251的第一级NOR电子路2511的输出信号CP1从低电平变化为高电平。即，此时，第一 NOR电路2511由于检测五个输入信号的全零，所以第 一级NOR电路25U的输出信号CP1成为高电平。
同样地，在图13中，示出了响应于第二时钟信号CLK2的从低电平到高电平的上升沿，第二数据判断电路252的第一级NOR电路2521的输出信号CP2从低电平变化为高电平的情况；并示出了响应于第三时钟信号CLK3的从低电平到高电平的上升沿，第三数据判断电路253的第一级NOR电路2531的输出信号CP3同样地从低电平变化为高电平的情况。
相对于此，如图13所示，响应于第四时钟信号CLK4的从低电平到高电平的上升沿，第四数据判断电路254的第一级NOR电路2524的输出信号CP4维持低电平，而不变化为高电平。其原因为，由于向第四数据判断电路254的第 一级NOR电路2541供给了第 一数据判断电路251的第三级触发器2513的高电平的输出信号，所以第四数据判断电路254的第一级NOR电路2541无法检测五个输入信号的全零。
第 一数据判断电路251的第一级NOR电路2511的输出信号CP1的高电平响应于第一时钟信号CLK1的从低电平到高电平的上升沿而被第三级触发器2513锁存，所以第三级触发器2513的输出信号COMP1也在该定时从低电平变化为高电平。同样地，第二数据判断电路252的第一级NOR电路2521的输出信号CP2的高电平响应于第二时钟信号CLK2的从低电平到高电平的上升沿而被第三级触发器2523锁存，所以第三级触发器2523的输出信号COMP2也在该定时从低电平变化为高电平。另外，同样地，第三数据判断电路253的第一级NOR电路2531的输出信号CP3的高电平响应于第三时钟信号CLK3的从低电平到高电平的上升沿而被第三级触发器2533锁存，所以第三级触发器2533的输出信号COMP3也在该定时从低电平变化为高电平。但是，被维持成第四数据判断电路254的第一级NOR电-路2541的低电平的输出信号CP4也响应于笫四时钟信号CLK4的从低电平到高电平的上升沿而被第三级触发器2543锁存，所以第三级触发器2543的输出信号COMP4也在该定时被维持成低电平。
第一数据判断电路251的第四级AND电路2514执行基于第三级触发器2513的输出信号COMP1的反转信号、第二数据判断电路252的第三级触发器2523的输出信号COMP2、与第三数据判断电路253的第三级触发器2533的输出信号COMP3的AND (与)信号处理的解码。另外，第二数据判断电路252的第四级AND电路2524也执行基于第三级触发器2523的输出信号COMP2的反转信号、笫三数据判断电路253的第三级触发器2533的输出信号COMP3、和第四数据判断电路254的第三级触发器2543的输出信号COMP4的AND信号处理的解码。另外，第三数据判断电路253的第四级AND电路2534也执行基于第三级触发器2533的输出信号COMP3的反转信号、第四数据判断电路254的第三级触发器2543的输出信号COMP4、和第一数据判断电路251的第三级触发器2513的输出信号COMP1的AND信号处理的解码。另外，第四数据判断电路454的第四级AND电路2544也执行基于第三级触发器2543的输出信号COMP4的反转信号、第一数据判断电路251的第三级触发器2513的输出信号COMPl、和第二数据判断电路252的第三级触发器2523的输出信号COMP2的AND信号处理的解码。
在第一数据判断电路251中，第四级AND电路2514的输出信号COMPl 、 COMP2、 COMP3的AND解码输出在提供给第一数据判断电路251的笫五级触发器2515的触发输入端子的第一时钟信号CLK1的反转信号的从低电平到高电平的变化的定时T9被第五级触发器2515锁存。在该定时T"输出信号COMPl、 COMP2、 COMP3的三个黑色圆点由虚线2515包围。另外，从第五级触发器2515的输出端子，生成用于将第三时钟信号CLK3选择为基准时钟信号CLK的第三时钟信号选择信号SEL3。
另夕卜，在第二数据判断电路252中，第四级AND电路2524的输出信号COMP2、 COMP3、 COMP4的AND解码输出在提供给第二数据判断电路252的第五级触发器2525的触发输入端子的第二时钟信号CLK2的反转信号的从低电平到高电平的变化的定时U皮第五级触发器2525锁存。在该定时Tm，输出信号COMP2、 COMP3、COMP4这三个黑色圆点被虛线2525包围。另外，从第五级触发器2525的输出端子，生成用于将笫四时钟信号CLK4选择为基准时钟信号CLK的第四时钟信号选择信号SEL4。
进而，在第三数据判断电路253中，第四级AND电路2534的输出信号COMPl、 COMP3、 COMP4的AND解码输出在提供给第三数据判断电路253的第五级触发器2535的触发输入端子的第三时钟信号CLK3的反转信号的从低电平到高电平的变化的定时Tn被第五级触发器2535锁存。在该定时Tu，输出信号COMPl、 COMP3、COMP4这三个黑色圆点-陂虚线2535包围。另外，从第五级触发器2535的输出端子，生成用于将第一时钟信号CLK1选择为基准时钟信号CLK的第一时钟信号选择信号SEL1。
另外，在第四数据判断电路254中，第四级AND电路2444的输出信号COMPl、 COMP2、 COMP4的AND解码输出在提供给第四数据判断电路254的第五级触发器2545的触发输入端子的第四时钟信号CLK4的反转信号的从低电平到高电平的变化的定时1\2被第五级触发器2545锁存。在该定时Tu，输出信号COMPl、 COMP2、COMP4这三个黑色圆点被虚线2545包围。另外，从第五级触发器2545的输出端子，生成用于将第二时钟信号CLK2选择为基准时钟信号CLK的第二时钟信号选择信号SEL2。
在图13所示的四比特"1010，，的相位与四个时钟4言号CLK1、CLK2、 CLK3、 CLk4的相位的关系的情况下，从第四数据判断电路254的笫五级触发器2545的输出端子，生成用于将第二时钟信号CLK2选择为基准时钟信号CLK的高电平的第二时钟信号选择信号SEL2。其原因为，在虚线2545的定时TI2，作为第四数据判断电路254的第四级AND电路2544的三个输入信号的输出信号COMPl、输出信号COMP2、反转输出信号COMP4全部成为高电平。
因此，由时钟选择数据判断电路25生成的高电平的第二时钟信号选择信号SEL2被提供给参考时钟生成电路27，据此参考时钟生成电路27从四个时钟信号CLK1、 CLK2、 CLK3、 CLK4中将第二时钟信号CLK2选择为基准时钟信号CLK。
另一方面，在串行/并行变换电路26中，第一数据采样电路21与第一数据采样电路21的四个串联连接的触发器29~32的输出端子、第二数据采样电路22的四个串联连接的触发器33 36的输出端子、第三数据采样电路23的四个串联连接的触发器37~40的输出端子、第四数据采样电路24的四个串联连接的触发器41~44的输出端子连接。因此，在串行/并行变换电路26处，被供给了由四个时钟信号CLK1 ~ CLK4采样的四种16比特的同步字段的数据data_T的最初的四比特"1010"，之后还,皮供给了由四个时钟信号CLK1 CLK4采样的四种同步模式的后续比特"1000"。
因此，利用时钟选择数据判断电路25和参考时钟生成电路27，第二时钟信号CLK2被选择为基准时钟信号CLK，据此，响应于被选择为基准时钟信号CLK的第二时钟信号CLK2,串行/并行变换电路26将变换了后续比特"1000，，的四比特的并行数据dataj)、 data—1、data一2、 data一3提供给同步/首部/有效载荷检测部3。
进而，在从时钟选择数据判断电路25的第四数据判断电路254的输出端子生成了用于将第二时钟信号CLK2选择为基准时钟信号CLK的高电平的第二时钟信号选择信号SEL2后，要从时钟选择数据判断电路25生成的多个采样电路选择信号仅将时钟选择部2的四个数据采样电路21、 22、 23、 24中的第二数据采样电路22激活，而使其他数据采样电路21、 23、 24成为非激活。这样，在第二时钟信号CLK2被选择为基准时钟信号CLK之后，可以削减时钟选择部2的不必要的功耗。
如上上述，仅通过使用构成符合DigRF v3规格的发送数据的帧中包含的同步字段的16比特的规定代码"1010100001001011"的同步模式的最初的四比特"1010"，数据釆样单元4的时钟选择部2就可以从四个时钟信号CLK1 CLK4中将合适的时钟信号选择为基准时钟信号CLK。其结果，可以大幅削减四个数据采样电路21、 22、 23、24的触发器DFF29~44的个数，并且可以大幅削减时钟选择部2的功耗和芯片占有面积。
另一方面，在参考时钟生成电路27中，根据由时钟选择电路28选择的基准时钟信号，通过用下降沿来同步基准时钟信号，来生成2分频的基准时钟信号CLK。在图13的下面，也示出了利用被选择为基准时钟信号CLK的第二时钟信号CLK2的下降沿的2分频所生成的基准时钟信号CLK的波形。
因此，在串行/并行变换电路26中，基于2分频的基准时钟信号 CLK，将同步字段的后续比特、首部字段数据、有效栽荷字段的数据 进行变换，四比特的并行数据data_0、 data_l、 data一2、 data一3被提 供给同步/首部/有效载荷检测部3。
另一方面，在图12所示的数据采样单元4的时钟选择部2的时 钟选择电路28中，四个数据采样电路21、 22、 23、 24在基准时钟信 号的选择和串行/并行变换中被共用，从而可以缩小数据采样单元4 的电路规模。另外，通过将输入串行数据dataJT、 data_B变换为四 比特的并行数据dataj)、 data—1、 data_2、 data—3，可以降低后级电 路的同步/首部/有效载荷检测部3中的数据采样时钟信号的频率，易 于设计电路。
图14表示了与图13所示的信号波形相比，针对四个时钟信号 CLK1、 CLK2、 CLK3、 CLK4, 16比特的同步字段的最初的四比特 的"1010"的相位有少许延迟时的图12的数据采样单元4的时钟选择 部2的各部的信号波形。
在图14的情况下，由于最初的四比特"1010"的相位存在少许延 迟，所以响应于笫二时钟信号CLK2的第二数据判断电路252在最初 检测最初的四比特"1010"。即，响应于16比特的同步字段的最初的 四比特"1010，，和第二时钟信号CLK1的从低电平到高电平的上升沿， 第二数据判断电路252的第一级NOR电路2521的输出信号CP2从 低电平变化为高电平。即，此时，第一级NOR电路2521检测到五个 输入信号的全零，所以第一级NOR电路2521的输出信号CP2成为 高电平。之后，第三数据判断电路253的第一级NOR电路2531的输 出信号CP3和第四数据判断电路243的第一级NOR电路2541的输 出信号CP4陆续从低电平变化为高电平。但是，第一数据判断电路 251的第一级NOR电路2511的输出信号CP1维持低电平，而不变化 为高电平。其原因为，对第一数据判断电路251的第一级NOR电路 2511供给了第 一数据判断电路252的笫三级触发器2523的高电平的输出信号，第一数据判断电路251的第一级NOR电路2511无法检测 到五个输入的全零。
在图14所示的四比特"1010"的相位与四个时钟信号CLK1、 CLK2、 CLK3、 CLk4的相位的关系的情况下，从第一数据判断电路 254的第五级触发器2545的输出端子，生成用于将第三时钟信号 CLK3选择为基准时钟信号CLK的高电平的第三时钟信号选择信号 SEL3。其原因为，在虚线2515的定时T9,作为第一数据判断电路251 的第四级AND电路2514的三个输入信号的反转输出信号COMPl、 输出信号COMP2、输出信号COMP3全部为高电平。
因此，由时钟选择数据判断电路25生成的高电平的第三时钟信 号选择信号SEL3被提供给参考时钟生成电路27，据此，参考时钟生 成电路27从四个时钟信号CLK1、 CLK2、 CLK3、 CLK4中将第三 时钟信号CLK3选择为基准时钟信号CLK。
如上上述，通过使用图12所示的数据采样单元4的时钟选择部 2，可以从四个时钟信号CLK1、 CLK2、 CLK3、 CLK4中将相对于 16比特的同步字段的最初的四比特"1010"的相位的定时具有适当的 相位的时钟信号选择为基准时钟信号CLK。 (同步/首部/有效载荷检测部)
由图12的时钟选择部2的串行/并行变换电路26变换的四比特 的并行数据data_0、 data—1、 data_2、 data_3与基准时钟信号CLK 一起，如图4所示，被提供给同步/首部/有效载荷检测部3。在同步/ 首部/有效载荷检测部3中，首先，执行构成同步字段的l6比特的剩 余12比特"100001001011，，是否被正常地传送的精密的同步判断。
在构成同步字段的16比特的剩余12比特未被正常地传送的情况 下，从同步/首部/有效载荷检测部3输出时钟复位信号CLKjreset。 时钟复位信号CLK一reset被提供给时钟选择部2，时钟选择部2将内 部的信息初始化，再次执行基于构成同步字段的16比特的最初的四 比特的同步判断和基准时钟信号的选择的处理。
在构成同步字段的16比特的剩余12比特被正常地传送的情况下，同步/首部/有效载荷检测部3首先执行首部字段的数据的读出动 作。有效载荷字段具有8比特、32比特、64比特、96比特、128比 特、256比特、512比特这七种数据尺寸。在完成了有效载荷字段中 包含的规定的数据尺寸的所有有效栽荷数据到数据存储器部71的存 储的定时，同步/首部/有效载荷检测部3发生数据结束信号。该数据 结束信号被提供给时钟选择部2和休眠判断部6。在时钟选择部2中， 当供给了数据结束信号时，同步判断、基准时钟信号的选择等的时钟 选择部2的内部的信息被初始化。 (休眠判断部)
如上上述，图4所示的LVDS接口 5的休眠判断部6响应于来 自迟滞緩沖放大器1的休眠信号和来自同步/首部/有效栽荷检测部3 的数据结束信号，生成休眠转移信号。该休眠转移信号被提供给时钟 选择部2、同步/首部/有效栽荷检测部3、数据存储器部71，这些电路 成为休眠模式而成为低功耗状态。时钟选择部2、同步/首部/有效载荷 检测部3、数据存储器部71的休眠模式例如可以通过切断提供给这些 电路的内部电源电压来实现。
(LVDS接口的动作时序)
图15是利用图l至图14上述的本发明的各种实施方式构成为从 属设备9的半导体集成电路的LVDS接口 5的动作时序。
在步骤S1所示的等待状态下，符合DigRF v3规格的数字发送 基带信号被输入给LVDS接口 5。由于等待状态是休眠模式，所以为 了转移到接下来的步骤S2,主设备在新的帧的同步序列的最初的比特 的开始前的至少八比特的期间(高速时钟的情况)或一比特的期间(低 速或中速的情况)，提供低电平的激活转移比特。
于是，从属设备9的LVDS接口 5从休眠模式迁移为激活模式， 而执行步骤S2的时钟选择的处理。在步骤S2中的时钟选择中，如上 上述，从四个时钟信号CLK1、 CLK2、 CLK3、 CLK4中将相对于16 比特的同步字段的最初的四比特"1010"的相位的定时具有适当的相 位的时钟信号选择为基准时钟信号CLK。在步骤S2中的时钟选择的处理完成后，接口5的动作转移到步 骤S3。在步骤S3，如上上述，仅将时钟选择部2的四个数据采样电 路21、 22、 23、 24中用于生成被选择为基准时钟信号CLK的时钟的 一个激活，而切断不需要的其他三个使其为非激活，从而可以削减时 钟选择部2的不必要的功耗。
在步骤S3中的时钟选择部的低功耗化处理完成后，接口 5的动 作转移到步骤S4。在步骤S4中，如上上述，同步/首部/有效载荷检 测部3执行构成同步字段的16比特的剩余12比特"100001001011"是 否被正常地传送的精密的同步判断。
在步骤S4判断出剩余12比特未被正常地传送的情况下，从同步 /首部/有效载荷检测部3输出时钟复位信号CLK一reset，时钟选择部2 的内部的信息初始化，并返回Sl，以再次执行基于构成同步字段的 16比特的最初的四比特的同步判断与基准时钟信号的选择的处理。
在步骤S4判断出剩余12比特被正常地传送的情况下，接口 5 的动作转移到步骤S5。在步骤S5中，如上上述，同步/首部/有效载 荷检测部3执行首部字段的数据以及有效载荷的字段的数据的读出动 作。有效栽荷字段具有8比特、32比特、64比特、96比特、l28比 特、256比特、512比特这七种数据尺寸。在完成了有效载荷字段中 包含的规定的数据尺寸的所有有效载荷数据向数据存储器部71的存 储的定时，同步/首部/有效载荷检测部3发生数据结束信号。于是， 接口 5的动作转移到步骤S6。
在步骤S6，由接口 5的迟滞緩冲放大器1执行休眠判断。即， 如上上述，由迟滞緩冲放大器1判断迟滞緩冲放大器1的差动输入信 号BJT、 8_8的差振幅电压Vdiff是否满足上式(1)。
在该差振幅电压Vdiff满足上式(1)的情况下，接口 5的动作 转移到步骤Sl的等待状态的休眠模式状态。在该差振幅电压Vdiff 不满足上式(1)的情况下，接口 5的动作再次返回步骤S6的休眠判 断的处理。
以上，根据实施方式具体说明了由本发明人完成的发明，但本发明不限于此，当然可以在不脱离其要旨的范围内实现各种变更。
例如，图6的迟滞緩冲放大器1的迟滞电路45的前级差动放大 器45A的两个差动放大器Al、 A2不限于利用源极电阻R1、 R2而具 有偏移特性。作为除源极电阻以外的方法，既可以使晶体管对Qll、 Q12与晶体管对Q21、 Q22的成对MOS晶体管的阈值电压不平衡， 也可以使成对MOS晶体管的导电性不平衡。
另外，本发明的高速/低振幅差动信号的数字接口的LVDS接口 不仅限于神皮供给来自基带LSI的差动数字基带信号的RFIC，可以一 般广泛用于作为被供给从主设备输出的高速/低振幅差动输出信号而 控制成休眠模式的许多用途中使用的系统LSI的从属设备。
权利要求
1.一种半导体集成电路，其特征在于，具备输入接口，从外部向上述输入接口供给输入信号；和内部核心电路，由上述输入接口接收上述输入信号而从上述输入接口生成的信号数据被提供给上述内部核心电路，上述输入接口包括迟滞电路和数据采样单元，上述输入接口的上述迟滞电路具有第一输入阈值和第二输入阈值，据此，上述迟滞电路检测具有上述第一输入阈值与上述第二输入阈值之间的规定电压范围的上述输入信号而作为休眠指令，上述输入接口的上述数据采样单元按照作为上述输入信号而供给的同步信号的数据模式，选择与数据的采样相适合的采样时钟信号的相位，并使用具有所选择的相位的采样时钟信号，据此，上述数据采样单元对包含在上述输入信号中的有效载荷数据进行采样，在上述输入接口的上述迟滞电路检测到上述休眠指令的情况下，从上述迟滞电路生成的休眠信号被提供给上述内部核心电路，上述内部核心电路响应于上述休眠信号而被控制成休眠模式，由上述迟滞电路生成的上述休眠信号还被提供给上述输入接口的上述数据采样单元，据此，上述数据采样单元响应于上述休眠信号而被控制成休眠模式。
2. 根据权利要求l上述的半导体集成电路，其特征在于，上述数据采样单元包括多个数据采样电路和时钟选择数据判断电路，上述多个数据采样电路利用相位相互不同的多个时钟信号对上 述同步信号的上述数据模式并行地进行采样，上述时钟选择数据判断电路响应于从上述多个数据采样电路输 出的多个输出信号而生成多个时钟信号选择信号，从而从上述多个时 钟信号中选择一个时钟信号作为基准时钟信号以生成用于上述有效 载荷数据的采样的上述采样时钟信号，在选择了上述基准时钟信号之后，在上述多个数据采样电路中， 用于生成上述所选择的上述一个时钟信号的一个数据采样电路被激 活，而用于生成未选择的其他时钟信号的其他数据采样电路被设为非 激活。
3. 根据权利要求2上述的半导体集成电路，其特征在于， 上述数据采样单元将由上述采样时钟所采样的上述有效栽荷数据存储在存储器中，上述数据采样单元响应于完成上述有效栽荷数据在上述存储器 中的存储，而生成数据结束信号，上述输入接口还具有休眠判断电路，由上述迟滞电路生成的上述 休眠信号和从上述数据采样单元生成的上述数据结束信号被提供给 上述休眠判断电路而生成休眠转移信号，上述休眠判断电路响应于上述休眠信号和上述数据结束信号这 二者的断言，而断言上述休眠转移信号，响应于由上述休眠判断电路断言的上述休眠转移信号，上述内部 核心电路和上述数据采样单元被控制成上述休眠模式。
4. 根据权利要求3上述的半导体集成电路，其特征在于，上述 数据采样单元根据包含在上述输入信号中的首部的数据尺寸信息，生成上述数据结束信号。
5. 根据权利要求3上述的半导体集成电路，其特征在于， 在上述输入接口的上述迟滞电路上，连接了休眠转移比特判断t路，上述休眠转移比特判断电路判断紧接着上述有效载荷数据的最 终比特之后的比特期间中的休眠转移比特的电平。
6. 根据权利要求3上述的半导体集成电路，其特征在于，上述 输入接口被构成为差动信号接口 ，对该差动信号接口供给差动输入信 号作为上述输入信号。
7. 根据权利要求6上述的半导体集成电路，其特征在于， 上述输入接口的上述迟滞电路包括响应于作为上述输入信号的上述差动输入信号的多个差动放大器；以及响应于上述多个差动放大 器的至少一个差动放大器的差动输出信号的休眠检测电路，据此，上述输入接口的上述迟滞电路作为窗口比较器动作，该窗 口比较器检测具有上述第一输入阈值与上述第二输入阈值之间的上 述规定电压范围的上述输入信号作为上述休眠指令。
8. 根据权利要求7上述的半导体集成电路，其特征在于， 构成为上述差动信号接口的上述输入接口是数字接口 ，差动数字基带信号被提供给上迷数字接口 ，上述差动数字基带信号由上述输入接口的上述迟滞电路和上述 数据采样单元变换成具有比上述差动数字基带信号的差动振幅大的 振幅信号的大振幅数字基带信号，上述内部核心电路包括发送用D/A变换器和上变频发送电路，来自上述输入接口的上述大振幅数字基带信号能够由上述发送 用D/A变换器变换成模拟发送基带信号，来自上述发送用D/A变换器的上述模拟发送基带信号能够由上 述上变频发送电路变换成RF发送信号。
9. 根据权利要求8上述的半导体集成电路，其特征在于，上述 数据采样单元使用上述采样时钟信号来执行上述输入信号的串行/并行变换。
10. —种半导体集成电路的动作方法，该半导体集成电路具备 输入接口，从外部向上述输入接口供给输入信号；和内部核心电路， 由上述输入接口接收上述输入信号而从上述输入接口生成的信号数 据被提供给上述内部核心电路，该方法的特征在于，上述输入接口包括迟滞电路和数据采样单元，上述输入接口的上述迟滞电路具有第一输入阔值和第二输入阈 值，据此，上述迟滞电路检测具有上述第一输入阈值与上述第二输入 阈值之间的规定电压范围的上述输入信号而作为休眠指令，上述输入接口的上述数据采样单元按照作为上述输入信号而供 给的同步信号的数据模式，选择与数据的采样相适合的采样时钟信号的相位，并使用具有所选择的相位的采样时钟信号，据此，上述数据 采样单元对包含在上述输入信号中的有效载荷数据进行采样，在上述输入接口的上述迟滞电路检测到上述休眠指令的情况下， 从上述迟滞电路生成的休眠信号被提供给上述内部核心电路，上述内 部核心电路响应于上述休眠信号而被控制成休眠模式，由上述迟滞电路生成的上述休眠信号还被提供给上述输入接口 的上述数据采样单元，据此，上述数据采样单元响应于上述休眠信号 而被控制成休眠模式。
11. 根据权利要求10上述的半导体集成电路的动作方法，其特征在于，上述数据采样单元包括多个数据采样电路和时钟选择数据判断电路，上述多个数据采样电路利用相位相互不同的多个时钟信号对上 述同步信号的上述数据模式并行地进行采样，上述时钟选择数据判断电路响应于从上述多个数据采样电路输出的多个输出信号而生成多个时钟信号选择信号，从而从上述多个时 钟信号中选择一个时钟信号作为基准时钟信号以生成用于上述有效 载荷数据的采样的上述采样时钟信号，在选择了上述基准时钟信号之后，在上述多个数据采样电路中， 用于生成上述所选择的上述一 个时钟信号的 一 个数据采样电路被激 活，而用于生成未选择的其他时钟信号的其他数据采样电路被设为非 激活。
12. 根据权利要求11上述的半导体集成电路的动作方法，其特 征在于，上述数据采样单元将由上述采样时钟所采样的上述有效载荷数 据存储在存储器中，上述数据采样单元响应于完成上迷有效载荷数据在上述存储器 中的存储，而生成数据结束信号，上述输入接口还具有休眠判断电路，由上述迟滞电路生成的上述休眠信号和从上述数据采样单元生成的上述数据结束信号被提供给 上述休眠判断电路而生成休眠转移信号，上述休眠判断电路响应于上述休眠信号和上述数据结束信号这 二者的断言，而断言上述休眠转移信号，响应于由上述休眠判断电路断言的上述休眠转移信号，上述内部 核心电路和上述数据釆样单元被控制成上述休眠模式。
13. 根据权利要求12所上述半导体集成电路的动作方法，其特 征在于，上述数据采样单元根据包含在上述输入信号中的首部的数据 尺寸信息，生成上述数据结束信号。
14. 根据权利要求12所上述半导体集成电路的动作方法，其特 征在于，在上述输入接口的上述迟滞电路上，连接了休眠转移比特判断电路，上述休眠转移比特判断电路判断紧接着上述有效载荷数据的最 终比特之后的比特期间中的休眠转移比特的电平。
15，根据权利要求12所上述半导体集成电路的动作方法，其特 征在于，上述输入接口被构成为差动信号接口，对该差动信号接口供给差 动输入信号作为上述输入信号。
16. 根据权利要求15所上述半导体集成电路的动作方法，其特 征在于，上述输入接口的上述迟滞电路包括响应于作为上述输入信号的 上述奉动输入信号的多个差动放大器；以及响应于上述多个差动放大 器的至少一个差动放大器的差动输出信号的休眠检测电路，据此，上述输入接口的上述迟滞电路作为窗口比较器动作，该窗 口比较器检测具有上述第一输入阈值与上述第二输入阈值之间的上 述规定电压范围的上述输入信号作为上述休眠指令。
17. 根据权利要求15所上述半导体集成电路的动作方法，其特 征在于，构成为上述差动信号接口的上述输入接口是数字接口 ，差动数字基带信号被提供给上述数字接口 ，上述差动数字基带信号由上述输入接口的上述迟滞电路和上述 数据采样单元变换成具有比上述差动数字基带信号的差动振幅大的振幅信号的大振幅数字基带信号，上述内部核心电路包括发送用D/A变换器和上变频发送电路，来自上述输入接口的上述大振幅数字基带信号能够由上述发送 用D/A变换器变换成模拟发i^基带信号，来自上述发送用D/A变换器的上述模拟发送基带信号能够由上 述上变频发送电路变换成RF发送信号。
18.根据权利要求17所上述半导体集成电路的动作方法，其特 征在于，上述数据采样单元使用上述釆样时钟信号来执行上述输入信 号的串行/并行变换。
全文摘要
本发明提供一种可以输入接口降低适合于有效载荷数据的采样的时钟信号的相位的数据采样单元的功耗的半导体集成电路及其动作方法。半导体集成电路(9)具备输入接口(5)和内部核心电路(72、73、75)。输入接口(5)包括迟滞电路(45)和数据采样单元(4)。迟滞电路(45)对第一和上述第二输入阈值(VthL、VthH)之间的输入信号进行检测。数据采样单元(4)按照同步信号来选择适合于数据的采样的采样时钟信号的相位，对有效载荷数据进行采样。在检测到休眠指令的情况下，休眠信号被提供给上述内部核心电路(72、73、75)和数据采样单元(4)，将其控制成休眠模式。
文档编号H04W52/02GK101662823SQ20091016661
公开日2010年3月3日 申请日期2009年8月24日 优先权日2008年8月29日
发明者上妻央, 前田功治, 山胁大造, 赤峰幸德 申请人:株式会社瑞萨科技