专利名称：并行扰码/解扰码处理装置及方法
技术领域：
本发明涉及通讯领域，尤其涉及一种并行扰码/解扰码处理装置及方法。
背景技术：
在通信系统中，信号在传输过程中是按比特串行传输，但没有传送本发送节点 的时钟信号，接收端所需的数据接收时钟是从接收到的数据信号中提取出来的。根据常 用的时钟数据恢复(CDR)原理，时钟恢复是依靠数据信号的不断变化(0和1)完成，如 果接收到的数据流中有长串0或长串1出现，则不能精确地恢复出接收时钟，接收时钟不 精确会导致数据丢失或接收错误。为了在接收端能够精确地恢复出接收时钟，必须在传 输的数据中防止长串0或长串1的出现。为此，在发送端要对发送数据进行加扰码，接收端接收到数据信号再进行时钟 提取、数据接收、解扰以及后续处理。一个数据帧中有些字节不用加扰码，有些字节要 加扰码。哪些字节需要加扰码，不同的通信协议对此规定不同。如ITU-T G.707协议规 定，STM-N数据帧的第一行不用加扰码，从第二行开始进行加扰码，直到一帧结束。而 ITU-T G.709协议则规定，OTUk数据帧的FAS (FrameAlignment Signal,帧定位信号)字 节不用加扰码，从MFAS (MultiFrame Alignment Signal，复帧定位信号)字节开始进行加 扰码，直到一帧结束。
P扰码序列生成多项式通常可表示为
权利要求
1.一种并行扰码/解扰码处理装置，其特征在于，包括生成模块，用于根据公式Dn+k = Ak*Dn计算生成k位并行扰码序列； 处理模块，用于根据所述生成模块生成的所述k位并行扰码序列对输入数据进行扰 码/解扰码处理。
2.如权利要求1所述的装置，其特征在于，所述生成模块包括K/m个扰码序列生成 模块，其中，若扰码生成多项式的阶数ρ为2的整数次幂，则m = p;否则，m取值为2 的乘方中大于ρ的最小的整数。
3.如权利要求2所述的装置，其特征在于，每个所述扰码序列生成模块进一步包括寄存器状态计算逻辑模块，用于根据当前时钟周期寄存器组内各个寄存器的值，利 用公式Dn+k = Ak*Dn计算出下一时钟周期的值，并把计算结果保存到相应的寄存器；寄存器组，其包括m个寄存器，每个所述寄存器用于保存所述寄存器状态计算逻辑 模块的计算结果。
4.如权利要求3所述的装置，其特征在于，所述寄存器中的初始值为设扰码数据 的起始位置位于第j位，则第j位到第O位的寄存器初值为扰码序列的前j位；第k-Ι位 到第j+Ι位的寄存器则需用为逆序列的前k-j-Ι位，其中，所述逆序列为公式Dlri=Bn^n 得到的序列，其中B满足由Dlri = B*Dn求得的Dlri使公式Dn = A*Dn_i成立。
5.如权利要求1所述的装置，其特征在于，所述处理模块用于在接收到Scramble begin信号时进行扰码/解扰码处理。
6.—种并行扰码/解扰码处理方法，其特征在于，包括 根据公式Dn+k = Ak*Dn计算生成k位并行扰码序列；根据生成的所述k位并行扰码序列对输入数据进行扰码/解扰码处理。
7.如权利要求6所述的方法，其特征在于，k/m组扰码序列产生电路生成k位并行扰 码序列，每组生成m位并行扰码序列，其中，若扰码生成多项式的阶数ρ为2的整数次 幂，则m = p;否则，m取值为2的乘方中大于ρ的最小的整数。
8.如权利要求7所述的方法，其特征在于，所述根据公式Dn+k= Ak*Dd+算生成k位 并行扰码序列进一步包括根据当前时钟周期寄存器组内各个寄存器的值，利用公SDn+k = Ak*Dn计算出下一时 钟周期的值，并把计算结果保存到相应的寄存器。
9.如权利要求8所述的方法，其特征在于，所述寄存器中的初始值为设扰码数据的起始位置位于第j位，则第j位到第O位的寄存器初值为扰码序列的前j 位；第k-Ι位到第j+Ι位的寄存器则需用为逆序列的前k-j-Ι位，其中，所述逆序列为公 式Dlri = B*Dn得到的序列，其中B满足由Dlri = B*Dn求得的Dlri使公式Dn = A^Drl 成立。
10.如权利要求6所述的方法，其特征在于，在接收到Scramble_begin信号时进行扰码/解扰码处理。
全文摘要
本发明公开了一种并行扰码/解扰码处理装置及方法，其中，该装置包括生成模块，用于根据公式Dn+k＝Ak*Dn计算生成k位并行扰码序列；处理模块，用于根据生成模块生成的k位并行扰码序列对输入数据进行扰码/解扰码处理。通过本发明，能够降低低位寄存器的扇出系数。
文档编号H04L7/00GK102025696SQ200910173418
公开日2011年4月20日 申请日期2009年9月16日 优先权日2009年9月16日
发明者丘正前 申请人:中兴通讯股份有限公司