固态成像装置和使用该固态成像装置的成像系统的制作方法

专利名称：固态成像装置和使用该固态成像装置的成像系统的制作方法
技术领域：
本发明涉及包括模数转换器(AD转换器)的固态成像装置和使用该固态成像装置的成像系统。
背景技术：
近年来，提出了在MOS型固态成像装置中用于为每一列提供AD转换器并执行高速读出的结构。 图12是示出在日本已公开专利申请No. 2008-103992中公开的M0S型固态成像装置10的电路结构的图。日本已公开专利申请No. 2008-103992公开了包括用于每一列像素30的AD转换器16和17以便实现速度上的增加的固态成像装置。在日本已公开专利申请No. 2008-103992中公开的固态成像装置包括多个数据总线19和20，数据总线19和20相互独立地传送像素的经AD转换的数字信号，并从多个数据总线19和20并行地读出所述数字信号。 日本已公开专利申请No. 2008-103992还公开了通过平行于列的划分线把像素划分为两个部分-左部分11和右部分12，并同时读出信号的技术。 但是，在日本已公开专利申请No. 2008-103992中公开的结构中存在重大的问题，因为在用于沿着像素的列方向把像素划分为左部分和右部分的系统中，不能按像素被排列的顺序读出信号。 通常，在成像装置中，其中光电转换元件与光隔开的称作OB(optical black，光学黑色)像素的像素被布置在各个行中，并且OB像素的输出在平行于行的方向上被用于校正等等。但是，例如当像素被划分为左部分和右部分时，如果0B像素只被布置在像素区域的左侧，则不能从右侧的输出端子读出0B像素的输出。因此，很难使用OB像素校正从右侧的输出端子读出的输出。 因此，需要一种用来把用于输出数字信号的数据总线划分为两个或更多个部分，并按像素排列的顺序将输出信号输出的技术。

发明内容
本发明的目的是提供一种安装了模数转换器的固态成像装置和使用所述固态成像装置的成像系统，所述固态成像装置能够高速输出数字信号，并且能够按像素排列的顺序输出所述数字信号。根据本发明的一种固态成像装置包含包括按矩阵布置的多个像素的像素区域，其中，所述像素执行光电转换以输出模拟信号；用于把所述模拟信号转换为数字信号的多个模数转换器，被布置成使得所述模数转换器中的每一个对应于所述像素中的每一列；用于保持由所述模数转换器转换的所述数字信号的多个数字存储器；多个块数字输出线，被布置成使得所述块数字输出线中的每一个或更多个对应于所述数字存储器的块中的每一个，其中，所述数字存储器的块之一包括多个所述数字存储器，并且所述多个块数字输出线被布置成使得保持在特定数字存储器中的数字信号通过对应于包括所述特定数字存储器的块的块数字输出线输出；用于输出来自所述多个块数字输出线的数字信号的公共数字输出线；用于缓冲来自所述块数字输出线的数字信号的缓冲器电路，被布置在所述块数字输出线和所述公共数字输出线之间；和被布置在所述块数字输出线和所述公共数字输出线之间，或者被布置在两个相邻的块数字输出线之间的块选择单元，所述块选择单元能够切换所述数字输出线以便在电气上连接到所述公共数字输出线，或者连接到相邻的块数字输出线。 在本发明的另一个方面中，提供了一种成像系统，包括所述固态成像装置、在像素
区域中形成光图像的光学系统，和处理从所述固态成像装置输出的信号的信号处理单元。 能够高速输出数字信号，并且按像素排列的顺序输出所述数字信号。 参考附图，从下面对示范性实施例的描述，本发明进一步的特征将变得清晰。


图1是示出了根据本发明第一实施例的固态成像装置的结构例子的框图。 图2是作为图1中的缓冲器电路105的电路结构的例子的CMOS反相器的等效电路图。 图3是作为图1中的缓冲器电路105的电路结构的例子的触发器电路的等效电路图。 图4是作为图1中的缓冲器电路105的电路结构的例子的读出放大器(senseamplifier)电路的等效电路图。 图5是示出图4中的读出放大器电路的操作的定时图。 图6是示出根据本发明第一实施例的固态成像装置的读出操作的定时图。 图7是示出了根据本发明第二实施例的固态成像装置的结构例子的框图。 图8是示出根据本发明第二实施例的固态成像装置的读出操作的定时图。 图9是示出了根据本发明第三实施例的固态成像装置的结构例子的框图。 图10是示出了根据本发明第四实施例的固态成像装置的结构例子的框图。 图11是示出根据本发明第四实施例的固态成像装置的读出操作的定时图。 图12是示出以往固态成像装置的电路结构的图。 图13是示出根据本发明第五实施例的成像系统的结构例子的图。
具体实施例方式
下面参考附图描述本发明的示范性实施例。
第一实施例 图1是根据本发明第一实施例的M0S型固态成像装置的基本电路结构例子的图。该结构例子的基本电路形成在同一硅衬底上，并且被配置为一个固态成像装置。在这个实施例中，为了简化，像素区域是具有按10行X16列布置的像素的像素区域101。在这个像素区域101中，在上端的一行和在左端的两列是OB(光学黑色)像素101-1。 0B像素101-1中的每一个均具有与光隔离的光电转换元件。9行X14列中的其他像素是有效像素101-2。
附图标记102代表对应于像素区域101的列提供的模数转换器(AD转换器)。附图标记103代表暂时存储由AD转换器102转换的数字信号的数字存储器。
附图标记104代表块数字输出线。在这个实施例中，用于四列的AD转换器102和数字存储器103被设置为一个块，四个块的布置对应于16列(4列X4块=16)的读出电路。 附图标记108代表公共数字输出线。虽然只有来自块中的数字存储器103的输出被传送到块数字输出线104，来自所有列中的数字存储器103的数字输出被传送到公共数字输出线108。 附图标记105代表缓冲器电路，其缓冲从数字存储器103读出到块数字输出线104的信号。附图标记106代表控制块之间的读出连接关系的块选择单元。通常，块选择单元106包括转接开关和缓冲器电路。 附图标记107代表控制各个列中的数字存储器103的读出定时的水平扫描电路。附图标记109代表控制像素区域101中的各个行中的像素的读出定时的垂直扫描电路。作为水平扫描电路107和垂直扫描电路109的电路结构，通常使用移位寄存器、解码器等的结构。 下面详细描述在这个实施例中的读出方法。来自像素区域101中被垂直扫描电路109选择的行中的像素的模拟输出被对应于相应列的AD转换器102进行模数转换。转换的结果作为数字数据被存储在对应于相应列的数字存储器103中。 存储在数字存储器103中的数字数据的读出顺序由水平扫描电路107选择。当数字存储器103被选择时，暂时存储在数字存储器103中的数字数据被读出到块数字输出线104。 通过缓冲器电路105和块选择单元106把读出到块数字输出线104的数据读出到公共数字输出线108。 在这个实施例中，像素区域IOI中的列数是16，并且提供了四个块数字输出线104。因此，针对每一个块数字输出线104，四个数字存储器103并行连接。另一方面，如果不采用块划分，则将并行连接16个数字存储器103。因此，并行连接的数字存储器103的数量和数字输出线的长度将变为四倍。在这个实施例中，由于数字输出线被划分，块数字输出线104的全部连线电阻和连线电容、以及连接在一起的数字存储器103的总容量被分为四部分。不言自明，读出线的电容和电阻是执行高速读出的重要障碍。因此，像在本实施例中那样布置块数字输出线104并减小块数字输出线104中的电阻和电容对于提高速度极为有效。 图2到图4是示出在本实施例中使用的缓冲器电路105的例子的等效电路图。由于有必要以列节距在数字存储器103中布局输出电路，因此增大在输出电路中使用的晶体管尺寸通常非常困难。另一方面，由于缓冲器电路105只需以块的节距布局，所以能够相对容易地增大晶体管尺寸。 换句话说，由于数字输出线被划分为多个块数字输出线104以读出数字信号，因此可以减小由数字存储器103的具有较小驱动力的输出电路驱动的块数字输出线104上的负载。可以通过利用具有较大驱动力的缓冲器电路105把块数字输出线104驱动到公共数字输出线108来执行高速读出。 图2中的电路是缓冲器电路105的例子，并且是CMOS反相器电路。附图标记201代表缓冲器电路105的输入端子，202代表缓冲器电路105的输出端子。在图2中，示出了一级CMOS反相器的电路结构作为例子。但是，可以串联连接多个CMOS反相器以逐步地增大驱动力。通过串联连接偶数级CMOS反相器，可以构建非反相缓冲器电路。通过串联连接奇数级CMOS反相器，可以构建反相的缓冲器电路。可以使用所述结构中的任何一个。
图3中的电路是作为缓冲器电路105的另一个结构例子的同步延迟电路(触发器电路)。通过把块数字输出线104连接到输入端子301并使块数字输出线104的输出与输入到时钟端子302的时钟同步，能够再生波形。即使块数字输出线104的信号被延迟，由于波形被再生作为将数据输出延迟一个时钟的交换，所以就读出频率来说，能够以高速读出信号，尽管在输出中出现了时钟延迟。附图标记303代表复位输入端子，并且304代表输出端子。 图4中的电路是作为缓冲器电路105的另一个结构例子的比较电路(读出放大器(sense amplifier)电路)。图5是比较电路的驱动定时的定时图。当在图1中应用图4中的缓冲器电路105时，来自数字存储器103的输出是非反相和反相差分输出。因此，块数字输出线104也是差分双线。 附图标记400代表数字输出线复位电压。附图标记401和402代表缓冲器电路差分输入端子。附图标记406和407代表缓冲器电路差分输出端子。附图标记403代表锁存脉冲输入端子。附图标记404代表数字输出线复位脉冲输入端子。附图标记405代表锁存脉冲输入端子(反相)。给予锁存脉冲输入端子403的脉冲的反相信号被给予锁存脉冲输入端子(反相)405。附图标记408到411和415到417代表PMOS晶体管。附图标记412到414代表NMOS晶体管。 块数字输出线104的两条线被连接到图4中的非反相信号401和反相信号402。输入差分信号被输入缓冲器电路105。在图4中，附图标记403代表锁存信号，并且404代表复位信号。由于附图标记405代表锁存信号403的反相信号，所以省略对信号405的定时的详细描述。 附图标记406和407代表读出放大器的差分输出。输出406是非反相信号，并且输出407是反相信号。图5中的附图标记500代表用于使能数字存储器103的输出的使能脉冲。信号500和由水平扫描电路107选择的列的与(AND)是数字存储器103的输出定时。
根据图5的定时图描述具体的操作。在时间t0到t2，使能脉冲500变化到高电平，并且数字存储器103的输出被使能。 在这个时段中，节点401和402根据暂时存储在数字存储器103中的数字数据变化。当暂时存储在数字存储器103中的数字数据被表示为l(高电平)时，非反相信号401转变到高电平，而反相信号402转变到低电平。但是，如上所述，由于数字存储器103的输出电路的驱动力较小，信号401和402被延迟，并且每单位时间的变化量减小。
锁存信号403处于低电平状态，直到时间tl为止。PMOS晶体管408和409处于ON状态，并且NMOS晶体管414和PMOS晶体管415处于OFF状态。因此，从时间t0到tl，节点406和节点407处于和节点401和402相同的电平。 随后，在时间tl，锁存信号403变化到高电平，并且NMOS晶体管414和PMOS晶体管415变化到ON状态。此刻，包括四个MOS晶体管410 、 411 、 412和413的锁存电路被使能，并且节点406和407中较高的一个变化到高电平，而较低的一个变化到低电平。时间t3到t5的时段是复位时段。不执行从数字存储器103读出。在这个时段中，复位脉冲404变化到高电平，并且把节点401 、402 、406和407初始化到复位电平。 在时间t6和后续时间的操作是在时间t0到t5的操作的重复。但是，数字存储器 103输出数据0 (低电平)。因此，节点401和节点402之间的电平关系反转，并且作为输出 结果的节点406和407的结果也反转。 通过如上所述使用图4中所示的读出放大器，即使在信号电平转变的阶段，也能 够把块数字输出线401和402的信号电平与锁存电路进行比较。因此，由于不必在地和电 源之间转变块数字输出线401和402，能够以高速度和低功耗读出信号。利用这种电路结 构，逻辑在锁存信号403的高电平的时刻被判定。因此，和图3中的触发器电路一样，也存 在使信号与时钟同步的效果。 通过使用图2到图4中的缓冲器电路105从数字存储器103和块数字输出线104 读出的数据通过块选择单元106输入到公共数字输出线108。块选择单元106是当来自块 数字输出线104的输出信号被输出到公共数字输出线108时切换块间连接状态的电路。
块选择单元106的电路结构一般包括用于切换选择的开关和触发器电路，例如在 图3中所示的触发器电路。除了切换功能外，块选择单元106还具有把信号输出延迟一个 时钟，并同步波形中的延迟的功能。 图6是示出块选择单元106和水平扫描电路107之间的读出的关系的定时图。下 面详细描述在图6中所示的定时。 水平扫描电路107的第一位在时间t0到tl变化到高电平，并且第二位在时间tl 到t2变化到高电平。因此，从对应列中的数字存储器103读出被使能。这在时间t2到t3 和后续时间也成立。块选择单元106的第一块在时间t0到t4被使能，并且第二块在时间 t4到t7被使能。换句话说，在时间t0到t4，块选择单元106工作，以使来自从图1左侧起 第一个缓冲器电路105的输出被输出到公共数字输出线108。在时间t4到t7，块选择单元 106工作，以使来自从图1左侧起第二个缓冲器电路105的输出被输出到公共数字输出线 108。在时间t7和后续时间，块选择单元106工作，以使来自相邻块的信号被顺次输出。
针对在时间t0到tl使能的第一位的数字存储器103的读出结果通过块选择单元 106输出。因此，读出结果被输出到公共数字输出线108，相对于从作为定时产生电路的时 钟发生器110提供的时钟具有一个时钟的延迟。类似地，第二到第四位的数字存储器103 的读出结果被输出到公共数字输出线108，具有一个时钟的延迟。 另一方面，第五到第八位的输出通过两个块选择单元106的开关输出到公共数字 输出线108。结果，在时间t3到t4选择的第五位的输出在时间t5到t6输出到公共数字输 出线108，相对于从时钟发生器110提供的时钟具有两个时钟的延迟。因此，在这个实施例 中，考虑到各个块中的延迟的差别，水平扫描电路107的第四位的数字信号和第五位的数 字信号被同时改变到高电平。 如上所述，在本实施例中，用于使能水平扫描电路107的位的定时的周期性在块 的边界被改变。用于使能水平扫描电路107的位的定时在所述定时被改变，针对每一个块 考虑了时钟延迟的数量上的差别。因此，能够把信号按列的顺序不间断地读出到公共数字 输出线108。 在本实施例中，AD转换的结果被暂时存储在数字存储器103中，并且该结果的数 字数据被读出。另一方面，在不执行成像装置中的AD转换的模拟输出的格式中，当如本实施例中那样提供了块输出线，并且缓冲器电路被布置在各个块输出线中时，图像因块间的 波动而恶化。这是因为，在各个块中，块输出线、缓冲器电路和选择电路的特性的非常小的 变化在被作为图像输出时导致了块间的台阶(偏移)。这个问题在本实施例的用于处理数 字数据的读出格式中几乎可以忽略。因此，在用于读出经AD转换后暂时存储在数字存储器 103中的数字数据的本实施例中，能够以高速读出信号，同时抑制图像质量的恶化。
在成像装置中产生图像时，按像素排列的顺序并且无间断地输出信号非常重要。 这是因为在使用OB像素执行校正和执行除了校正以外的信号处理时，按像素被排列的顺 序读出信号很重要。例如，当信号按与像素排列的顺序不同的顺序输出时，或者信号被非周 期性地输出时，这不是优选的，因为信号处理被复杂化。在本实施例中，能够执行块划分，并 且按像素被排列的顺序并且无间断地读出各个列中的数据同时高速读出数字信号。因此， 本实施例在固态成像装置技术领域中特别有效。 在本实施例中，公共数字输出线108被布置在第一位侧。但是，公共数字输出线 108的布置位置不限于此。尽管有必要改变块选择电路106和水平扫描电路107的定时， 但是，无论公共数字输出线108的布置位置如何，通过调整驱动定时，都能够获得相同的效 果。 在本实施例中，针对每一个像素列，布置了一组AD转换器102和数字存储器103。 但是，例如即使针对多个像素列布置了一个AD转换器，或者针对一个像素列布置了两个或 更多个AD转换器，只要满足AD转换速度和读出速度之间的关系，就足以获得本实施例中的 效果。 在本实施例中，数字存储器103只需具有暂时存储被AD转换的数字数据的功能。 例如，在图1中，提供了时钟发生器110。但是，可以提供计数器电路替代时钟发生器110， 并且各个列中的数字存储器103可以以数字存储器103的定时锁存(存储)计数器电路的 计数器输出值。或者，可以提供输出主时钟的时钟发生器代替时钟发生器iio，并且数字存 储器103可以采用列计数器格式来存储每一列的计数值。
第二实施例 图7是示出根据本发明第二实施例的固态成像装置的结构例子的框图。在图7中， 由于和图1中那些相同的电路单元由相同的附图标记代表，因此省略对这些电路单元的说 明。图8是示出第二实施例中的读出定时的定时图。 下面参考图7的框图和图8的定时图详细地描述本实施例。在本实施例中，存在 两个公共数字输出线108的通道。因此，能够同时从两列-偶数列和奇数列-输出数字信 号。 当第一位被使能时，水平扫描电路107同时在第一列和第二列中执行从数字存储 器103读出。在本实施例中，也存在块数字输出线104的两个通道和块选择单元106的两 个通道。能够执行针对两列的并行读出。因此，水平扫描电路107在针对8位的选择操作 中结束针对16列的读出。这实现了高速读出。 在时间t0到tl，水平扫描电路107的第一位变化到高电平。根据此变化，从第一 列和第二列中的数字存储器103读出被使能。类似地，当在时间tl到t2第二位变化到高 电平时，从第三列和第四列中的数字存储器103读出被使能。在时间t2和t2以及后续时 间这也成立。
块选择单元106的第一块在时间t0到t2被使能，并且第二块在时间t2到t4被 使能。在时间tO到tl被使能的第一列和第二列中的数字存储器103的读出结果通过块选 择单元106输出。因此，读出结果在时间tl到t2输出到公共数字输出线108，相对于从时 钟发生器IIO提供的时钟具有一个时钟的延迟。对于第二位，以相同的方式，第三列和第四 列中的数字存储器103的读出结果被输出到公共数字输出线108，具有一个时钟的延迟。在 图8中由附图标记108代表的输出指示图7中的两个通道其中之一。关于其他通道，读出 结果以相同的定时输出。 第三位和第四位的输出通过两个块选择电路106的开关输出到公共数字输出线 108。结果，在时间tl到t2选择的三位的输出在时间t3到t4被输出到公共数字输出线 108，相对于从时钟发生器110提供的时钟具有两个时钟的延迟。 因此，在本实施例中，在作为块之间的边界的时间tl到t2，第二位和第三位被水 平扫描电路107同时使能(变化到高电平)，考虑了块之间的时钟延迟。对第五位和后续位 重复相同的操作。利用这种读出方法，能够按像素被排列的顺序从公共数字输出线108输 出信号。 如上所述，当在多个通道中同时读出信号时，也能够按像素被排列的顺序并且无 间断地把数字信号读出到公共数字输出线108。 在这个实施例中，提供了两个公共数字输出线108的通道。但是，当期望速度进一 步提高时，可以提供三个或更多个公共数字输出线的通道。 在本实施例中，所有的读出电路(电路102、 103、 104、 105、 106、 107和108)被布置 在像素之下以读出信号。但是，读出电路的布置不限于此。例如，AD转换器102和数字存 储器103可以被布置在像素之上和之下，布置方式是使得针对第一位的那些被布置在像素 区域之上，而针对第二位的那些被布置在像素区域之下。根据所述布置，两组块数字输出线 104、缓冲器电路105、块选择单元106、公共数字输出线108和水平扫描电路107可以被布
置在像素区域之上和之下，以便在两个通道中执行读出。
第三实施例 图9是示出了根据本发明第三实施例的固态成像装置的结构例子的框图。在图9 中，由于和图1中那些相同的电路单元由相同的附图标记代表，因此省略对这些电路的说 明。在本实施例中，块数字输出线104通过块选择单元106连接到缓冲器电路105。关于在 本实施例中读出的定时，信号可以以与在第一实施例中描述的图6中的定时相同的定时读 出。因此，省略对定时的详细说明。 在本实施例中，通过在缓冲器电路105中提供图4中所示的读出放大器电路，可以 用和针对数字存储器103的输出采用差分格式相同的方式对于读出放大器的格式采用差 分格式。结果，不仅在块数字输出线104中，而且在块间的读出中，容易使用图4中所示的 读出放大器执行读出。在包括读出放大器的结构的情况下，由于不必在块间把信号的传输 改变到完全的高电平和完全的低电平，所以能够如在第一实施例中描述的那样，以高速度 和低功耗读出信号。
第四实施例 图10是示出了根据本发明第四实施例的固态成像装置的结构例子的框图。在图 10中，由于和图1中那些相同的电路单元由相同的附图标记代表，因此省略对这些电路的说明。图ll是示出在第四实施例中的读出定时的定时图。在第一实施例中，水平扫描电路 107同时把两位变化到高电平。但是，在本实施例中，水平扫描电路107在一个定时把一位 变化到高电平。 附图标记111代表选择性延迟电路，它是包括触发器电路、选择电路和多路复用 器的逻辑电路。 下面参考图11的定时图描述操作。在时间t0到tl，水平扫描电路107的第一位 变化到高电平。根据该变化，从第一列中的数字存储器103读出被使能。类似地，在时间tl 到t2，第二位变化到高电平，由此，从第二列中的数字存储器103读出被使能。这在时间t2 到t3和后续时间也成立。 块选择单元106的第一个块在时间t0到t4被使能，并且第二个块在时间t4到t8 被使能。 在时间t0到tl被使能的第一列中的数字存储器103的读出结果通过缓冲器电路 105输出。因此，在时间tl到t2，信号到达选择性延迟电路111的输入端子，相对于从时钟 发生器110提供的时钟具有一个时钟的延迟。类似地，第二到第四位的信号被输入选择性 延迟电路111的输入端子，相对于从时钟发生器110提供的时钟具有一个时钟的延迟。
另一方面，第五到第八位的信号通过缓冲器电路105两次。因此，出现两个时钟的 延迟，直到第五到第八位的读出到达选择性延迟电路lll的输入端子为止。结果，在时间t4 到t5读出的第五位的信号在时间t6到t7的时段中到达选择性延迟电路111的输入端子。
第九位和后续位的信号被进一步延迟一个时钟。第十三位和后续位的信号比第九 位的信号进一步延迟一个时钟。因此，在例如时间t5到t6的时段和时间t10到tll的时 段的时间，在选择性延迟电路111的输入端子处出现了数据间隙。 因此，通过使用选择性延迟电路lll，数据间隙被校正。选择性延迟电路lll基于 水平扫描电路107的块切换信号调整延迟。具体来说，选择性延迟电路111把第一到第四 位的信号延迟了三个时钟，并且把第五到第八位的信号延迟了二个时钟。通过以这种方式 改变针对每一个块的延迟，能够把数据按像素排列的顺序不间断地输出到公共数字输出线 108。 第五实施例 图13是示出根据本发明第五实施例的使用这些实施例的固态成像装置的成像系 统1000的结构例子的图。固态成像装置1004具有包括在实施例中描述的固态成像装置并 包括其他成像信号处理电路的结构。其他的成像信号处理电路是用于执行例如偏移、线性 度和固定模式噪声的校正、用于把数据传递到输出信号处理单元的重新排列和频率转换的 电路。成像信号处理电路的部分或者全部可以形成在固态成像装置1004的外部。
固态成像装置1004把透镜1002聚焦的光学图像转换为图像数据。附图标记1001 代表既起到保护透镜1002作用又起到主开关作用的屏蔽物。透镜1002是把对象的光学图 像聚焦在固态成像装置1004上的光学系统。通过透镜1002的光的量由光圈1003改变。信 号处理单元1007对从固态成像装置1004输出的图像数据施加各种校正，并压縮数据。定 时发生器1008把各种定时信号输出到信号处理单元1007。 电路1007和1008可以在其上形成了固态成像装置1004的芯片上形成。成像系 统1000包括控制各种算术运算和整个成像系统1000的整体控制和算术运算单元1009、用于暂时存储图像数据的存储器单元1010、和用于执行记录到记录介质中并从记录介质读 出的接口单元控制记录介质1011。成像系统IOOO还包括记录介质1012，用于执行图像数 据的记录和读出的半导体存储器等可以可分离地连接到记录介质1012 ;和外部接口 (1/F) 单元1013，用于和外部计算机等通信。 下面描述图13中所示的成像系统1000的操作。当屏蔽物1001被打开时，主电源 开启，然后开启用于控制系统，例如整体控制和算术运算单元1009的电源，并且进一步开 启用于例如固态成像装置1004的成像系统电路的电源。 随后，成像系统IOOO执行用于控制曝光量的操作。整体控制和算术运算单元1009 打开光圈1003。此刻从固态成像装置1004输出的信号被输入信号处理单元1007。信号处 理单元1007使整体控制和算术运算单元1009执行算术运算，以便根据所述信号计算曝光。 信号处理单元1007根据算术运算的结果确定对象的亮度。整体控制和算术运算单元1009 控制光圈1003。所述确定可以通过例如比较预先存储在整体控制和算术运算单元1009中 的数据执行。 整体控制和算术运算单元1009基于从固态成像装置1004输出的信号执行算术运 算，以便提取高频成分，并计算到对象的距离。此后，整体控制和算术运算单元1009驱动透 镜1002，并确定透镜1002在被驱动状态中是否聚焦。当确定透镜1002未聚焦时，整体控制 和算术运算单元1009再次驱动透镜1002，并执行测距(ranging)。所述确定可以通过例如 比较预先存储在整体控制和算术运算单元1009中的数据执行。 在确定透镜1002聚焦以后开始主曝光。当曝光结束时，从固态成像装置1004输
出的图像信号在被信号处理单元1007处理后，由整体控制和算术运算单元1009累积在存
储器单元1010中。此后，根据整体控制和算术运算单元1009的控制，在存储器单元1010
中累积的数据通过记录介质控制1/F单元1011被记录在例如半导体存储器的可分离的记
录介质1012中。数据可以通过外部I/F单元1013直接输入计算机等。 根据第一到第五实施例，能够以高速输出数字信号，并且按像素排列的顺序输出
所述数字信号。 根据第一到第四实施例的每一个固态成像装置均包括像素区域101，其中，输出模 拟信号的像素按矩阵形状布置。提供多个模数转换器102与像素区域101的列相对应，并 把通过多个像素的光电转换获得的模拟信号转换为数字信号。多个数字存储器103存储由 模数转换器102转换的数字信号。随着把多个数字存储器103设置为块，提供了多个块数 字输出线104与块相对应，并输出存储在块中所包括的所述多个数字存储器103中的数字 信号。公共数字输出线108输出来自所述多个块数字输出线104的数字信号。在块数字输 出线104和公共数字输出线108之间提供缓冲器电路105，并缓冲从块数字输出线104输出 的数字信号。在块数字输出线104和公共数字输出线108之间提供块选择单元106，并能够 切换电气上连接到公共数字输出线108的块数字输出线104。 水平扫描电路107控制数字存储器103的读出顺序。在控制顺序时，如图11中所 示，水平扫描电路107执行控制，以使存储在数字存储器103中的数字信号按数字存储器 103排列的顺序(第一位到第十位)输出到公共数字输出线108。 图2中所示的缓冲器电路105包括CM0S反相器。图3中所示的缓冲器电路105 包括使输入信号与时钟同步的同步延迟电路。图4中所示的缓冲器电路105包括比较输入差分信号并判定逻辑的比较电路。 在图10中，选择性延迟电路111被设置在公共数字输出线108和块数字输出线 104之间，并执行针对每一个块的延迟的控制。 在图7中，针对每一个块，提供多个块数字输出线104。存储在包括在一个块中的 多个数字存储器103中的数字信号被并行输出。 水平扫描电路107执行控制，以使存储在相邻块中所包括的相邻数字存储器103 中的数字信号以相同的定时输出到对应的块数字输出线104。 在图6中，水平扫描电路107控制数字存储器103的读出定时，以使数字信号的输 出即使在块间断的情况下也不被中断。 如图13中所示，根据第五实施例的成像系统1000包括根据第一到第四实施
例中的任何一个的固态成像装置1004、在像素区域101中形成光学图像的光学系统(透
镜)1002，和处理从固态成像装置1004输出的信号的信号处理单元1007。 如上所述，根据第一到第五实施例，能够把数字存储器103的输出线划分为多个
块，并按像素排列的顺序读出输出信号。因此，能够以高速读出暂时存储在数字存储器103
中的数字信号。 所有的实施例仅仅指示实现本发明时具体化的例子。本发明的技术范围本不应该 由实施例限制性地解释。换句话说，不偏离本发明的技术构想或者主要特性，可以用各种形 式实现本发明。 虽然已经参考示范性实施例描述了本发明，但是应该理解，本发明不限于所公开 的示范性实施例。下面的权利要求的范围要符合最宽泛的解释，以便包含所有这些修改以 及等同结构和功能。
权利要求
一种固态成像装置，包含包括按矩阵布置的多个像素的像素区域，其中，所述像素执行光电转换以输出模拟信号；用于把所述模拟信号转换为数字信号的多个模数转换器，被布置成使得所述模数转换器中的每一个对应于所述像素中的每一列；用于保持由所述模数转换器转换的数字信号的多个数字存储器；多个块数字输出线，被布置成使得所述块数字输出线中的每一个或更多个对应于所述数字存储器的块中的每一个，其中，所述数字存储器的块之一包括多个数字存储器，并且所述多个块数字输出线被布置成使得保持在特定数字存储器中的数字信号通过对应于包括所述特定数字存储器的块的块数字输出线输出；用于输出来自所述多个块数字输出线的数字信号的公共数字输出线；用于缓冲来自所述块数字输出线的数字信号的缓冲器电路，被布置在所述块数字输出线和所述公共数字输出线之间；和被布置在所述块数字输出线和所述公共数字输出线之间，或者被布置在两个相邻的块数字输出线之间的块选择单元，所述块选择单元能够切换所述数字输出线以便在电气上连接到所述公共数字输出线，或者连接到相邻的块数字输出线。
2. 如权利要求l所述的固态成像装置，还包含用于控制从所述数字存储器读出的水平扫描电路，其中所述水平扫描电路执行控制，使得保持在所述数字存储器中的所述数字信号按所述数字存储器的布置顺序被顺次地读出到所述公共数字输出线。
3. 如权利要求l所述的固态成像装置，其中所述缓冲器电路具有CMOS反相器。
4. 如权利要求l所述的固态成像装置，其中所述缓冲器电路具有同步延迟电路，用于使输入所述缓冲器的数字信号与时钟同步。
5. 如权利要求l所述的固态成像装置，其中所述缓冲器电路具有比较器电路，用于比较来自所述数字存储器的作为所述数字信号的非反相和反相差分输出，以确定比较的逻辑结果。
6. 如权利要求1到5中的任何一项所述的固态成像装置，其中所述块数字输出线中的多于一个被提供给所述数字存储器的块之一，使得由包括在所述块之一中的多个数字存储器保持的数字信号被并行地输出。
7. 如权利要求2所述的固态成像装置，其中所述水平扫描电路执行对从所述数字存储器读出的控制，以便以相同定时把由分别包括在相邻块中的相邻数字存储器所保持的数字信号读出到对应的块数字输出线。
8. 如权利要求1到5中的任何一项所述的固态成像装置，还包含被布置在所述块数字输出线和所述公共数字输出线之间的选择性延迟电路，用于控制所述块中的每一个的延迟。
9. 一种成像系统，包含如权利要求1到5中的任何一项所述的固态成像装置；用于把光学图像聚焦在所述固态成像装置的像素区域上的光学系统；禾口用于处理从所述固态成像装置输出的信号的信号处理单元c
全文摘要
本发明的目的是提供一种以高速输出数字信号的固态成像装置。提供了一种固态成像装置，其包括把通过光电转换获得的模拟信号转换为数字信号的多个模数转换器；存储由所述模数转换器转换的所述数字信号的多个数字存储器；多个块数字输出线，其被提供以对应于所述多个数字存储器的块，并且存储在所述块中所包括的多个数字存储器中的数字信号被输出到所述多个块数字输出线；输出从所述多个块数字输出线输出的所述数字信号的公共数字输出线；缓冲从所述块数字输出线输出的所述数字信号的缓冲器电路；和能够切换在电气上连接到所述公共数字输出线的所述块数字输出线的块选择单元。
文档编号H04N5/217GK101753864SQ20091025835
公开日2010年6月23日 申请日期2009年12月14日 优先权日2008年12月17日
发明者山崎和男, 岩根正晃, 樋山拓己 申请人:佳能株式会社