专利名称：一种抗衰落的位同步提取装置的制作方法
技术领域：
本实用新型涉及通信领域中的一种抗衰落的位同步提取装置，特别适用于中低速
扩频通信中位同步信号提取。
背景技术：
位同步是数字通信系统中一个重要的实际问题，其性能的降低会直接导致通信系 统性能的降低，甚至使通信系统不能正常工作。因此，为了保证信息传输的可靠性，必须要 求位同步系统能够提供连续而准确的位同步信号。中低速散射通信中，调制解调器的位同 步信号通常从信号包络中提取，经过提纯、滤波和移相后用于信息的解调。这种方法简单稳 定，但所用滤波器比较多，FPGA资源开销较大。
实用新型内容本实用新型需要解决的技术问题是提供一种避免上述背景技术中的不足之处而 提供一种抗衰落的位同步提取装置。 为解决上述技术问题，本实用新型所采取的技术方案是 本实用新型包括A/D变换器、正交下变频器、匹配滤波器、相干解调器、数控振荡 器，飞轮同步器，其中A/D变换器的输入端口 1连接外部的输入数据端口 A，正交下变频器的 输入端口 1、2分别连接A/D变换器的输出端口 2和数控振荡器的输出端口 1 ;正交下变频 器的输出端口 3连接匹配滤波器的输入端口 l，匹配滤波器的输出端口分别连接相干解调 器的输入端口 l和飞轮同步器的输入端口 1 ;飞轮同步器输出端口 2连接相干解调器的输 入端口 2，相干解调器的输出端口 3、4分别连接钟、码输出端口 B、C。 所述飞轮同步器由寻找最大值模块、门槛比较器、最大值位置判别模块、计数器、 清零脉冲产生器、分频器组成；其中，匹配滤波器的出端3脚与寻找最大值模块的入端1脚 连接，寻找最大值模块的出端2脚和门槛比较器的入端1脚连接，门槛比较器的出端2、3脚 分别与计数器的入端1脚和最大值位置判别模块的入端1脚相连接，最大值位置判别模块 的出端2脚和计数器的入端2脚连接；清零脉冲产生器的入端1脚与计数器的出端3脚相 连，其出端2脚和分频器的入端1脚连接，分频器的出端2脚与相干解调器的入端2脚相连 接。 由于采用了上述技术方案，本实用新型所取得的技术进步在于 1、本实用新型由于在收端采用飞轮同步器6，利用匹配滤波器输出的含有同步信
息的峰值包络信号，用抗衰落位同步实现方法，即"飞轮"同步法，通过不断产生清零脉冲，
纠正高钟分频得到位同步时钟的相位，达到位同步信号和接收信号同步的目的。 FPGA资源开销小、抗衰落能力强，而且利用FPGA支持的VHDL硬件描述语言编程实
现容易、仿真和调试都很方便。 2、本实用新型各部件采用大规模可编程集成电路制作，可灵活使用于于接收端信 号飞轮同步器处理，同时还具有线路简单、体积小、成本低廉、性能稳定可靠等优点，在工程中实用性强。
图1是本实用新型实现的电原理框图； 图2是接收端飞轮同步器的电原理图； 图3是接收端飞轮同步器的流程方框图。
具体实施方式
以下结合附图对本实用新型做进一步详细说明 参照图1、图2，本实用新型包括A/D变换器1、正交下变频器2、匹配滤波器3、相 干解调器4、数控振荡器5，飞轮同步器6，图1是本实用新型的电原理方框图，实施例按图1 连接线路。 其中，A/D变换器1作用是完成接收模拟信号到数字信号的转换；正交下变频器2 作用是利用数字低中频信号和数控振荡器5送入的载波混频，实现低中频信号到零中频信 号转换；匹配滤波器3 —方面把零中频信号压縮成相关峰信号送入相干解调器4进行相干 解调，另一方面把相关峰信号取模相加后，送入飞轮同步器6完成位同步信号提取；相干解 调器4作用是根据匹配滤波器3送入的相关峰信号和飞轮同步器6送入的位同步信号完成 信号相干解调，并将解调钟、码送出。实施例A/D变换器1采用美国AD公司生产的AD9218 芯片制作；飞轮同步器6采用一块美国Altera公司生产的Stratix系列数字现场可编程器 件EP1S30F78016芯片制作。 本实用新型图2是本实用新型飞轮同步器6的电原理图，实施例按图2连接线路， 其流程图如图3所示。飞轮同步器6由寻找最大值模块7、门槛比较器8、最大值位置判别 模块9、计数器10、清零脉冲产生器11、分频器12组成；飞轮同步器6根据匹配滤波器3送 入含有位同步信息的包络信号经过寻找最大值模块7在一个码元周期内找到最大值，确定 最大值位置。然后在门槛比较器8中，将该最大值与一 自适应门槛比较，若最大值大于门槛 值，且在最大值位置判别模块9进行判定，若最大值位置相同，则计数器10加一，若连续三 次在同一位置出现，则计数器10清零，清零脉冲产生器11产生一个清零脉冲信号，分频器 12清零改变位同步相位；否则计数器10清零，位同步相位保持。 本实用新型简要工作原理如下 在收端，对接收的模拟信号通过A/D变换器1转换为数字信号，送入正交下变频器 2 ;利用数字低中频信号和数控振荡器5送入的载波在正交下变频器2中混频，实现低中频 信号到零中频信号转换；匹配滤波器3 —方面利用正交下变频器2送入的零中频数字信号 压縮成相关峰，和飞轮同步器6产生的位同步信息一同送入相干解调器4，解调出钟、码；另 一方面对相关峰信号进行处理，产生含有位同步信息的包络信号送入飞轮同步器6进行位 同步提取。在飞轮同步器6中，含有位同步信息的包络信号先经过寻找最大值模块7，找到 一个码元周期内的最大值，并确定此最大值位置，再在门槛比较器8中进行门槛比较，若最 大值大于门槛值，则送入最大值位置判别模块9进行判定；否则计数器10清零。若最大值 位置相同，则计数器10加一，若连续三次在同一位置出现，则计数器10清零，清零脉冲产生 器11产生一个清零脉冲信号，控制分频器12清零，改变位同步相位；否则计数器10清零，位同步相位保持，从下一码元重新开始飞轮同步器流程。 本实用新型安装结构如下把本实用新型图1、图2中所有电路部件安装在一块 长X宽为164X165毫米的印刷板上，印刷板上安装与对外连接端口 A、B、C的电缆插座，这
些组装成本实用新型。
权利要求一种抗衰落的位同步提取装置，包括A/D变换器(1)、正交下变频器(2)、匹配滤波器(3)、相干解调器(4)、数控振荡器(5)，其特征在于还包括飞轮同步器(6)，其中A/D变换器(1)的输入端口1连接外部的输入数据端口A，正交下变频器(2)的输入端口1、2分别连接A/D变换器(1)的输出端口2和数控振荡器(5)的输出端口1；正交下变频器(2)的输出端口3连接匹配滤波器(3)的输入端口1，匹配滤波器(3)的输出端口2、3分别连接相干解调器(4)的输入端口1和飞轮同步器(6)的输入端口1；飞轮同步器(6)输出端口2连接相干解调器(4)的输入端口2，相干解调器(4)的输出端口3、4分别连接钟、码输出端口B、C。
2. 根据权利要求1所述的一种抗衰落的位同步提取装置，其特征在于所述飞轮同步器(6)由寻找最大值模块(7)、门槛比较器(8)、最大值位置判别模块(9)、计数器(10)、清 零脉冲产生器(11)、分频器(12)组成；其中，匹配滤波器(3)的出端3脚与寻找最大值模块 (7)的入端1脚连接，寻找最大值模块(7)的出端2脚和门槛比较器(8)的入端1脚连接， 门槛比较器(8)的出端2、3脚分别与计数器(10)的入端l脚和最大值位置判别模块(9)的 入端1脚相连接，最大值位置判别模块(9)的出端2脚和计数器(10)的入端2脚连接；清 零脉冲产生器(11)的入端1脚与计数器(10)的出端3脚相连，其出端2脚和分频器(12) 的入端1脚连接，分频器(12)的出端2脚与相干解调器(4)的入端2脚相连接。
专利摘要本实用新型公开了一种抗衰落的位同步提取装置，它涉及通信领域中位同步处理装置，包括A/D变换器、正交下变频器、匹配滤波器、相干解调器、数控振荡器、飞轮同步器，它在收端，利用含有位同步信息的相关峰信号，将该信号包络送入抗衰落的位同步提取装置，得到给高钟重新置位的清零脉冲，以保证经过高钟分频得到的码元时钟和接收信号达到同步。本实用新型采用大规模可编程数字逻辑器件实现，具有集成化程度高、使用方便、性能稳定可靠等优点，特别适用于中低速通信扩频信号调制解调器的位同步信息提取。
文档编号H04L7/00GK201467120SQ20092010397
公开日2010年5月12日 申请日期2009年8月3日 优先权日2009年8月3日
发明者刘丽哲, 隋占菊 申请人:中国电子科技集团公司第五十四研究所