专利名称：Mpeg-4的解码系统硬件电路的制作方法
技术领域：
本发明涉及一种Vw2010芯片，尤其涉及一种MPEG-4的解码系统硬件电路。
背景技术：
MPEG-4是一种面向多媒体应用的视频压缩标准，采用了基于对象的压缩编码技术，在编码前首先对视频序列进行分析，从原始图像中分割出各个视频对象，然后对各个视频对象的形状信息、运动信息、纹理信息单独编码，并通过比MPEG-2更加优秀的运动预测和运动补偿去除连续帧之间的时间冗余。其核心是基于内容尺度可变性。内容尺度可变性意味着可以给图像中的各个对象分配不同的优先级。其中，比较重要的对象用较高的空间和(或)时间分辨力表示。对于比较低的比特率应用系统提供了自适应可用资源的能力。 MPEG-4提出对象的概念。通过对不同的音视频对象做不同的处理，可以实现对不同对象共用不同算法的压缩；对不同对象分配不同TS流，以及用户交互式的音视频对象操作等功能。MPEG-4支持空间、时间及信噪比的可分级性。用户可根据自己的带宽、处理能力等对相应的TS流进行处理。优质的图像效果和较低的码率日益成为对图像处理和压缩的要求。现代的视频监控系统广泛地应用的现代生活的各个方面，比如道路监控、楼道监控和军事图像信息的监控等。多媒体和网络技术的飞速发展，使人们对视频图像处理提出了更加高的要求。传统的监控设备采用的磁盘记录的方式有很多方面的缺点，比如画面质量较差、存储设备要求比较多，现代的数字压缩编码技术，比如MPEG-1，可以克服部分缺点， 但是也存在着数据量比较大、图像比较差的缺点。MPEG-4是为了提高数字压缩的性能而提出，并且于2000年初正式成为国际标准。MPEG-4具有更加优秀的压缩技术，获得比MPEG-I 等压缩标准更加优秀的画面质量，因而日益成为人们对数字视频压缩的标准。现在压缩和解压MPEG-4的硬件和软件方案都比较成熟。软件方案对DSP等处理器要求比较高，硬件的实现方面则没有这个要求，所以硬件的方案日益成为人们的选择。
发明内容
本发明就是针对上述问题，提供一种监控效果好，音视频效果好的MPEG-4的解码系统硬件电路。为达到以上目的，本发明采用如下技术方案，本发明利用DSP作为主机和FPGA仿时序，完成Vw2010初始化和控制、MPEG-4播放的功能，其结构要点在于所有的微代码都通过HIU下载Vw2010通过HIU与外部主机通信，设置芯片rOm_dataW:0]引脚为0000011， 即 rom_data[2]-rom_data[6]引脚接下拉电阻 IOk 置低位，rom_data
, rom_data[l]引脚悬空置高位。发明的有益效果可以成功地完成对Vw2010芯片的初始化配置和进行解码。系统设计的MPEG-4解码通过采用Vw2010，FPGA和DSP三款核心芯片来构造，融合3者各自应用特点，具有高效的图像处理能力、交互性能强、灵活的应用性和稳定性高、可扩展性强等特点，具有较广阔的应用前景。其可以广泛地应用到现代社会的视频监控方面。DSP作为主要控制设备，在系统中起到核心作用，而FPGA利用其可编程性完成时序任务，Vw2010作为系统的核心，完成的是解码的任务。利用文中的方案，可以使用硬盘等作为MPEG-4码流的存储设备，可以独立的进行MPEG-4的解码。其可以广泛的应用安全监控、网络视频会议、军事监控等方面。具有广阔的市场和发展的空间。
图1是系统设计框图。
具体实施例方式本发明利用DSP作为主机和FPGA仿时序，完成Vw2010初始化和控制、MPEG-4播放的功能，其结构要点在于所有的微代码都通过HIU下载Vw2010通过HIU与外部主机通信， 设置芯片 rom_data [6 0]引脚为 0000011，即 rom_data [2] -rom_data [6]接下拉电阻 IOk 置低位，rom_data
，rom_data[l]引脚悬空置高位。Vw2010是完成音视频编解码的主要芯片，Vw2010是实时MPEG-I，MPEG-2和MPEG-4 音视频系统编解码芯片，视频编码部分接收未压缩的ITU-R. BT. 656数字视频信号，压缩后为网络应用提供TS(MPEG)传输流，视频解码部分接收符合标准的MPEG或其他数据TS流， 输出ITU-R. BT. 656数字视频；音频编码部分接收未压缩的I2S数字音频信号，压缩到MPEG 中；音频解码部分接收MPEG数据，分离出音频信号并输出I2S数字音频信号，Vw2010支持3 种启动码导入模式R0M导入，I2C导入和主机导入；所有3种模式向主RISC处理器、编解码器CPU导入的微码都是先置于解码器的SDRAM中；采用主机导入模式，外部主机通过主机接口能够访问Vw2010芯片内部硬件寄存器和编解码器SDRAM ；主机接口内部拥有中断控制器用于管理来自芯片内部各个独立工作模块的中断信号，片内A/V缓存器和各个FIFO，以及允许外部主机来确定中断源；主机接口还允许外部主机重置芯片内部编解码器和主RISC 处理器等各个独立模块；主机接口能够灵活响应DMA请求，主机接口内部包含一系列内部寄存器，这些内部寄存器保存着用于A/V捕获和编码处理的相关参数，用于启动和停止编解码器操作。主机接口具有读写芯片内部硬件寄存器的I/O通道。主机通过发送寄存器读写命令获得访问权限；访问寄存器命令由2部份构成，HIU命令码和寄存器地址码；微码下载 主机接口提供了往芯片内编解码器的CPU和主RISC处理器下载微码的通道；微码的下载类似于寄存器访问和SDRAM访问，他需要HIU的命令，HIU提供的带宽必须能区分出写入带宽和内部寄存器带宽间指令长度存在的差异。
权利要求
1.MPEG-4的解码系统硬件电路，利用DSP作为主机和FPGA仿时序，完成Vw2010初始化和控制、MPEG-4播放的功能，其特征在于所有的微代码都通过HIU下载Vw2010通过HIU与外部主机通信，设置芯片rom_dataW:0]引脚为0000011，即rom_data[2]-rom_data[6]引脚接下拉电阻IOk置低位，rom_data
，rom_data[l]引脚悬空置高位。
2.根据权利要求1所述MPEG-4的解码系统硬件电路，其特征在于Vw2010是完成音视频编解码的主要芯片，Vw2010是实时MPEG-I，MPEG-2和MPEG-4音视频系统编解码芯片，视频编码部分接收未压缩的ITU-R. BT. 656数字视频信号，压缩后为网络应用提供TS(MPEG) 传输流，视频解码部分接收符合标准的MPEG或其他数据TS流，输出ITU-R. BT. 656数字视频；音频编码部分接收未压缩的I2S数字音频信号，压缩到MPEG中；音频解码部分接收 MPEG数据，分离出音频信号并输出I2S数字音频信号，Vw2010支持3种启动码导入模式 ROM导入，I2C导入和主机导入；所有3种模式向主RISC处理器、编解码器CPU导入的微码都是先置于解码器的SDRAM中；采用主机导入模式，外部主机通过主机接口能够访问Vw2010 芯片内部硬件寄存器和编解码器SDRAM ；主机接口内部拥有中断控制器用于管理来自芯片内部各个独立工作模块的中断信号，片内A/V缓存器和各个FIFO，以及允许外部主机来确定中断源；主机接口还允许外部主机重置芯片内部编解码器和主RISC处理器等各个独立模块；主机接口能够灵活响应DMA请求，主机接口内部包含一系列内部寄存器，这些内部寄存器保存着用于A/V捕获和编码处理的相关参数，用于启动和停止编解码器操作。
3.根据权利要求1所述MPEG-4的解码系统硬件电路，其特征在于主机接口具有读写芯片内部硬件寄存器的I/O通道，主机通过发送寄存器读写命令获得访问权限；访问寄存器命令由2部份构成，HIU命令码和寄存器地址码；微码下载主机接口提供了往芯片内编解码器的CPU和主RISC处理器下载微码的通道；微码的下载类似于寄存器访问和SDRAM访问，他需要HIU的命令，HIU提供的带宽必须能区分出写入带宽和内部寄存器带宽间指令长度存在的差异。
全文摘要
MPEG-4的解码系统硬件电路，本发明涉及一种Vw2010芯片，本发明提供一种监控效果好，音视频效果好的MPEG-4的解码系统硬件电路。本发明利用DSP作为主机和FPGA仿时序，完成Vw2010初始化和控制、MPEG-4播放的功能，其结构要点在于所有的微代码都通过HIU下载Vw2010通过HIU与外部主机通信，设置芯片rom_data[6:0]引脚为0000011，即rom_data[2]-rom_data[6]引脚接下拉电阻10k置低位，rom_data
，rom_data[1]引脚悬空置高位。
文档编号H04N7/26GK102457719SQ20101051569
公开日2012年5月16日 申请日期2010年10月22日 优先权日2010年10月22日
发明者岳彬 申请人:岳彬