专利名称：一种用于调度通信系统的时钟检测方法
技术领域：
本发明属于通信技术领域，尤其涉及一种用于调度通信系统的时钟检测方法。
背景技术：
在通信领域的交换机、调度机或其它设备中，各种单板的时钟都同步于时钟板或 者主控板上的时钟。一旦外部提供给此单板的时钟出现故障，单板上某些芯片工作将不正 常；严重时，即使时钟恢复了，芯片也不能正常工作，需要重新初始化芯片才能恢复正常工 作。在现有技术中，检测有无时钟一般有以下这几种方法利用单稳态电路实现，检测 门限通过电阻和电容参数决定，也就是通常所说的时钟常数；利用计数器对检测时钟进行 计数。这些方法检测门限精度较差，参数调整困难，且存在漏检的问题。
发明内容
为解决上述技术问题，本发明提供了一种用于调度通信系统的时钟检测方法，其 特征在于，通过时钟状态检电路、时钟状态保存与CPU读电路实现；其中，时钟状态检测电路包括若干D触发器和加法计数器，其中第四触发器把输入的时 钟进行二分频，第一 D触发器、第二 D触发器和其后的第一与门组成的电路作为下降沿检测 电路，只要出现下降沿，则相应地产生一个正脉冲；所述加法计数器的计数时钟是第二参考信号，所述加法计数器的清零端由前级所 述的正脉冲控制，高电平有效，只要有正脉冲信号，计数器将被清零，使计数器加不到设定 的数值；所述时钟状态检测电路的第三D触发器，其输出代表所述检测电路的输出状态; 其置位端来自于前级所述的正脉冲，高电平有效；其输入端D接低电平；其时钟是由所述加 法计数器的输出引入，上升沿有效；时钟状态保持与CPU读取电路包括读片选信号产生电路、若干D触发器、与门，其 中第五D触发器保存时钟状态的历史信息，只有CPU读取后，所述历史信息才能清 除；第六D触发器、第七D触发器及其后的第二与门对读片选信号进行处理，在读片选 信号有效结束后产生一个正脉冲，此正脉冲对第五D触发器进行置位，完成了 CPU读后清状 态的过程。所述加法计数器为10位的计数器。采用可编程逻辑器件实现，第一参考信号、第二参考信号的频率和加法计数器门 限都可通过CPU设置。读片选信号由CPU片选信号、读信号、高位地址和低位地址译码获得，低电平有
本发明所提供的时钟检测方法具有下列优点1.结构简单，采用可编程器件实现，参数调整灵活、检测精度高；2.有故障状态保存功能，CPU读后才能清除，解决漏检的问题。
下面结合附图对本发明作详细说明图1为时钟状态检测电路；图2为时钟状态保存与CPU读取电路。
具体实施例方式本发明时钟检测方法包括时钟状态检测电路和时钟状态保存与CPU读取电路。在本实施例中，被检测时钟(CLK_DETECT)，由主控板送来。第一参考信号(CLK_ REF1)和第二参考信号(CLK_REF2)是参考时钟，参考时钟由单板逻辑上的16. 384MHz晶振 分频而来。如图1所示，时钟状态检测电路由D触发器和加法计数器组成。其中第四触发器 (FODFF)把输入的时钟进行二分频，同时使其占空比变为0.5。第一 D触发器(D3A)、第二 D 触发器(D3B)和其后的第一与门(ANDl)组成的电路是下降沿检测电路，只要出现下降沿， 则相应地产生一个正脉冲。一个10位的计数器(Coimt3A[10. . 1])，其计数时钟是第二参考 信号(CLK_REF2)；此计数器的清零端由前级的正脉冲控制，高电平有效，只要有正脉冲信 号，计数器将被清零，使计数器加不到设定的数值。时钟状态检测电路中还有一个第三D触发器(D0G!3)，第三D触发器的输出代表本 检测电路的输出状态，高电平代表被检测时钟正常，低电平代表被检测时钟不正常。该D触 发器的置位端来自于前级的正脉冲，高电平有效；其输入端D接低电平0 ；其时钟是由计数 器的输出引入，上升沿有效。时钟状态检测电路的原理为当被检信号(CLK_DETECT)有时钟时，经第四D触发 器(FODFF)、第一 D触发器(D3A)、第二 D触发器(D3B)和与门(ANDl)处理，产生一个61 纳秒(宽度为第一参考信号(CLK_REF1)的一个时钟周期，本实施例中第一参考信号(CLK_ REF1)的频率为16M，所以为61纳秒)的正脉冲。此正脉冲一方面使计数器清零，计数器加 不到设定的数值；另一方面使第三D触发器(D0G3)置位，时钟状态检测输出高电平，表明时 钟正常。当被检信号消失，不再输出正脉冲，计数器也不再清零，计数器对参考时钟第二参 考信号(CLK_REF2)进行计数，随着计数器增加，计数器增加到设定的数值。本实施例设定 的值是4，也就是Coimt3A3由低电平变成高电平，由于第三D触发器(D0G3)的时钟有了上 升沿，把输入端的0锁存到输出，输出为低电平，表明时钟不正常。以上举例的值中，第二参考信号(CLK_REF2)频率是8K，周期是125微秒，设定计数 门限为4，检测门限是512微秒，即512微秒无时钟时，输出状态变成了低电平。本设计中，用可编程逻辑器件实现，第一参考信号(CLK_REF1)、第二参考信号 (CLK_REF2)的频率和计数器门限都可通过CPU设置，所以检测门限、检测精度调整非常方便。
如图2所示，时钟状态保持与CPU读电路由读片选信号产生电路、三个D触发器、 一个三态门和部分与门组成。其中，图1中的一个输出信号(CLK_STATUS)连接到图2中的 一个输入信号(CLK_STATUS).读片选信号是由CPU片选信号(/CS2)、读信号(/0E)、高位地址(AH[23. . 20])和 低位地址(AL[5..0])译码获得，低电平有效。第五D触发器(D0G5)保存的是时钟状态的历史信息，一旦有时钟故障，此状态将 保存到第五D触发器(D0GO中去，即使时钟故障恢复，第五D触发器(D0GO仍然保存故 障的信息，只有CPU读后，历史信息才能清除。具体原理为当时钟有故障，时钟状态(CLK_ STATUS)由高电平变成低电平，产生一个下降沿，第五D触发器(D0GO把0锁存到输出，完 成故障锁存的过程。当CPU读时，读片选信号有效，三态门打开，历史状态信息和当前时钟 状态信息相与后输出到CPU数据总线，被CPU读走。第六D触发器(DlA)、第七D触发器(DlB)及其后的第二与门(AND2)对读片选信 号(READ_CLOCK_STATUS)进行处理，在读片选信号有效结束后产生一个正脉冲，此正脉冲 对第五D触发器(D0GO进行置位，完成了 CPU读后清状态的过程。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种用于调度通信系统的时钟检测方法，其特征在于，通过时钟状态检电路、时钟状 态保存与CPU读电路实现；其中，时钟状态检测电路包括若干D触发器和加法计数器，其中第四触发器(FODFF)把输入 的时钟进行二分频，第一 D触发器(D3A)、第二 D触发器(D3B)和其后的第一与门(ANDl)组 成的电路作为下降沿检测电路，只要出现下降沿，则相应地产生一个正脉冲；所述加法计数器的计数时钟是第二参考信号(CLK_REF2)，所述加法计数器的清零端由 前级所述的正脉冲控制，高电平有效，只要有正脉冲信号，计数器将被清零，使计数器加不 到设定的数值；所述时钟状态检测电路的第三D触发器(D0G!3)，其输出代表所述检测电路的输出状 态；其置位端来自于前级所述的正脉冲，高电平有效；其输入端D接低电平；其时钟是由所 述加法计数器的输出引入，上升沿有效；时钟状态保持与CPU读取电路包括读片选信号产生电路、若干D触发器、与门，其中第五D触发器(D0G5)保存时钟状态的历史信息，只有CPU读取后，所述历史信息才能 清除；第六D触发器(DlA)、第七D触发器(DlB)及其后的第二与门(AND》对读片选信号 (READ_CLOCK_STATUS)进行处理，在读片选信号有效结束后产生一个正脉冲，此正脉冲对第 五D触发器(D0GO进行置位，完成了 CPU读后清状态的过程。
2.如权利要求1所述的方法，其特征在于，所述加法计数器为10位的计数器。
3.如权利要求1所述的方法，其特征在于，采用可编程逻辑器件实现，第一参考信号 (CLK_REF1)、第二参考信号(CLK_REF2)的频率和加法计数器门限都可通过CPU设置。
4.如权利要求1所述的方法，其特征在于，读片选信号由CPU片选信号(/CS2)、读信号 (/0E)、高位地址(AH [23. · 20])和低位地址(AL [5. · 0])译码获得，低电平有效。
全文摘要
本发明公开了一种用于调度通信系统的时钟检测方法。该方法包括时钟状态检测电路，用于完成时钟故障的检测；时钟状态保存和CPU读取电路，一旦时钟状态故障，时钟状态能保存直到CPU读走后，故障态才能清除，解决漏检的问题；时钟检测门限和精度可通过CPU设置。本时钟检测方法结构简单、参数调整灵活、检测精度高、通过保存功能解决漏检的问题。
文档编号H04L12/56GK102082705SQ201010578930
公开日2011年6月1日 申请日期2010年12月3日 优先权日2010年12月3日
发明者石华武, 高祁禄 申请人:北京佳讯飞鸿电气股份有限公司