专利名称：多路自适应泛速率码速调整装置和方法
技术领域：
本发明涉及软件无线电(SDR)技术领域，具体涉及一种多路自适应泛速率码速调整装置和方法。
背景技术：
软件无线电(SDR)是基于通用硬件平台，通过软件提供多服务、多标准、多模式、 可重构的无线电通信。核心思想是最大限度的用易于重构的数字电路代替模拟电路来构建 通信系统以适应其智能化的发展趋势。SDR有多种具体应用，从功能上可以细分为单用户 型、多用户型等类型。多用户型SDR是指一套SDR系统可以实现对多个用户的数据进行合 成后用一个信道进行传输，传输容量、效率、信道利用率可以有效提高。其首要问题是解决 各用户数据码流的综合与分解。对于高速数据码流的综合与分解已经有了相当成熟的数字 复、分接技术与理论，但对零次群数据码流的研究较少。在SDR内部有大量的低速信息需要 传输，多支路信息在同一信道进行有效传输就必须对数据进行打包(综合)处理。要实现 传输设备和数据终端间的速率和容量的匹配，解决现有部分传输设备和终端设备之间不兼 容的问题，就要做到设备的输入端支持多种速率的数据输入。数据综合系统在SDR中的功能是完成数据的综合与分解，以达到将多路低速数据 无损合成，实现高效率传送的目的。在发送端，主要是对多个用户的低速数据进行合成后， 形成一路高速码流发送出去；在接收端，对经过解调后的数字信号进行分解，分别送达相应 用户终端，完成多用户通信。支路数据的时钟提取是数据综合系统自适应性实现的前提，只 有提取到精确时钟才能对待传输数据进行码速调整和自适应综合。锁相环时钟提取技术已 经相当成熟，并在工程实践中得到了广泛应用。但它基于闭环结构按步进行相位调节，同步 时间与调整精度相互制约，无法满足数据综合系统对速率变化较大的支路数据自适应的需 求。
发明内容
本发明所要解决的技术问题是提供一种多路自适应泛速率码速调整装置和方法， 它既能够实现支路数据时钟的精确快速提取，又保留了锁相环的自我调节性。为解决上述问题，本发明是通过下述技术方案实现的一种多路自适应泛速率码速调整方法，其中包括有支路数据的时钟提取过程，且 支路数据的时钟提取过程具体如下①转码步骤将输入的支路数据中的归零码元进行过零提取，整形为不归零码 元；②鉴相步骤将不归零码元输入到两个相连的移位寄存器；两移位寄存器在高频 时钟的驱动下，输出相位相差一个高频时钟周期大小的数据码流，上述两路数据码流经过 逻辑运算，鉴别出码元的上升沿和下降沿；当输入的数据码流有上升沿或下降沿时，输出一 个宽度为一个高速时钟周期的脉冲；
③最窄脉冲检测步骤以上述输出的脉冲的跳变沿作为闸门信号去控制高频时钟 驱动的计数器的计数，先保存两跳变沿之间的计数值到计数寄存器中，后续计数值与计数 寄存器中的计数器值进行比较，保存较小的计数值；④动态分频步骤将计数寄存器中的计数值送入分频器，作为对本地高频时钟的 分频系数，分频器输出的时钟频率即为支路数据的时钟频率。
上述方案所述动态分频步骤中的分频器在计数器的计数值达到计数寄存器中保 存的计数值的一半时，输出反转电平，由此输出占空比为50%的时钟。上述方案所述转码步骤和鉴相步骤之间还包括有滤波步骤，该滤波步骤将输入的 不归零码元中的毛刺滤除后再输入移位寄存器中。上述方案所述最窄脉冲检测步骤和动态分频步骤之间还包括有去抖动步骤，该去 抖动步骤对前向抖动和后向抖动分别处理，消除了抖动累积。上述方案所述动态分频步骤之后还包括有同步修正步骤，该同步修正步骤将非归 零码元与提取的支路数据的时钟调整为同步时钟和同步码元。一种多路自适应泛速率码速调整装置，包括支路数据的时钟提取模块，所述支路 数据的时钟提取模块包括转码器、鉴相器、最窄脉冲检测器和动态分频器；其中转码器经鉴 相器与最窄脉冲检测器相连，最窄脉冲检测器连接动态分频器；鉴相器和动态分频器的时 钟控制端连接高频时钟的输出端；转码器将输入的支路数据中的归零码元进行过零提取，整形为不归零码元；鉴相器将转码器输出的不归零码元输入到鉴相器中的两个相连的移位寄存器；两 移位寄存器在高频时钟的驱动下，输出相位相差一个高频时钟周期大小的数据码流，上述 两路数据码流经过逻辑运算，鉴别出码元的上升沿和下降沿；当输入的数据码流有上升沿 或下降沿时，鉴相器中的边沿检测电路输出一个宽度为一个高速时钟周期的脉冲；最窄脉冲检测器将鉴相器输出的脉冲的跳变沿作为闸门信号去控制高频时钟驱 动的计数器的计数，先保存两跳变沿之间的计数值到计数寄存器中，后续计数值与计数寄 存器中的计数器值进行比较，保存较小的计数值；动态分频器将计数寄存器中的计数值送入分频器，作为对本地高频时钟的分频系 数，分频器输出的时钟频率即为支路数据的时钟频率。上述方案所述动态分频器还与一个状态转移器相连，该状态转移器的时钟控制端 连接高频时钟的输出；状态转移器在计数器的计数值达到计数寄存器中保存的计数值的一 半时，输出反转电平，由此输出占空比为50%的时钟。上述方案所述转码器的输出端和鉴相器的输入端之间还接有滤波器，该滤波器将 转码器输出不归零码元中的毛刺滤除后再输入鉴相器的移位寄存器中。上述方案所述最窄脉冲检测器的输出端和动态分频器的输入端之间还接有去抖 动器，该去抖动器对前向抖动和后向抖动分别处理，消除了抖动累积。上述方案所述动态分频器的输出端上接有同步修正器，该同步修正器的输入端与 转码器的输出端相接，同步修正器的输出端包括同步时钟输出端和同步码元输出端，其中 同步时钟输出端与状态转移器的输入端相连；该同步修正器将非归零码元与提取的支路数 据的时钟调整为同步时钟和同步码元。与现有技术相比，本发明基于开环结构，充分利用支路数据码元跳变边沿所携带的时钟信息，采用最窄脉冲检测、实时鉴相和动态分频技术进行时钟提取，实时鉴相和选择 替换相结合进行设计；既实现了时钟的精确快速提取，又保留了锁相环的自我调节性，同时 能够更节省系统资源。
图1为本发明一种多路自适应泛速率码速调整装置的原理
图2为本发明一种支路数据的时钟提取模块的原理图。
具体实施例方式本发明一种多路自适应泛速率码速调整方法，主要包括支路数据的时钟提取过 程、动态码速调整过程和信道自动分配过程。其中支路数据的时钟提取过程包括如下步骤即①转码步骤将输入的支路数据中的归零码元进行过零提取，整形为不归零码元。②滤波步骤将输入的不归零码元中的毛刺滤除后再输入移位寄存器中。③鉴相步骤将不归零码元输入到两个相连的移位寄存器；两移位寄存器在高频 时钟的驱动下，输出相位相差一个高频时钟周期大小的数据码流，上述两路数据码流经过 逻辑与和或运算，鉴别出码元的上升沿和下降沿；当输入的数据码流有上升沿或下降沿时， 输出一个宽度为一个高速时钟周期的脉冲。鉴相步骤充分利用支路数据码元的跳变沿特性，先将码元输入到两个相连的移位 寄存器；在高频时钟的驱动下，两寄存器输出值相位相差一个高频时钟周期的大小，两值经 过逻辑运算，便可鉴别出码元的上升沿和下降沿。核心部分的实现代码如下
always (posedge elk or negedge reset_n) begin
if(reset_n == 0) begin dl <=0; d2 <= 0;end else begin dl <= din;d2 <= dl；end‘
end
assign raising_edge = dl & d2; //上升沿检测 assign falling—edge = dl & d2; //下降沿检测当输入的数据码流有上升沿或下降沿时，边沿检测电路便输出一个宽度为一个高 速时钟周期的脉冲。④最窄脉冲检测步骤以上述输出的脉冲的跳变沿作为闸门信号去控制高频时钟 驱动的计数器的计数，先保存两跳变沿之间的计数值到计数寄存器中，后续计数值与计数 寄存器中的计数器值进行比较，保存较小的计数值。由于码元宽度等于支路数据的整数倍时钟周期，因此利用检测出最窄码元并以其 跳变沿作为间门信号去控制高频时钟驱动的计数器，用此计数值对本地高频时钟进行分 频，便可提取出支路数据的时钟。本发明的最窄脉冲检测步骤是一个实时动态进行的过程，计数器值的大小代表了码元宽度。先保存两跳变沿之间计数器值到计数寄存器cnt_reg2中，后续计数器值cnt_ regl与Cnt_reg2进行比较，cnt_reg2中保存较小计数值，并开始下一轮的计数。核心部分 的实现代码如下
权利要求
1.多路自适应泛速率码速调整方法，包括支路数据的时钟提取过程，其特征在于，所述 支路数据的时钟提取过程包括①转码步骤将输入的支路数据中的归零码元进行过零提取，整形为不归零码元；②鉴相步骤将不归零码元输入到两个相连的移位寄存器；两移位寄存器在高频时钟 的驱动下，输出相位相差一个高频时钟周期大小的数据码流，上述两路数据码流经过逻辑 运算，鉴别出码元的上升沿和下降沿；当输入的数据码流有上升沿或下降沿时，输出一个宽 度为一个高速时钟周期的脉冲；③最窄脉冲检测步骤以上述输出的脉冲的跳变沿作为闸门信号去控制高频时钟驱动 的计数器的计数，先保存两跳变沿之间的计数值到计数寄存器中，后续计数值与计数寄存 器中的计数器值进行比较，保存较小的计数值；④动态分频步骤将计数寄存器中的计数值送入分频器，作为对本地高频时钟的分频 系数，分频器输出的时钟频率即为支路数据的时钟频率。
2.根据权利要求1所述的多路自适应泛速率码速调整方法，其特征在于动态分频步 骤中的分频器在计数器的计数值达到计数寄存器中保存的计数值的一半时，输出反转电 平，由此输出占空比为50%的时钟。
3.根据权利要求1所述的多路自适应泛速率码速调整方法，其特征在于转码步骤和 鉴相步骤之间还包括有滤波步骤，该滤波步骤将输入的不归零码元中的毛刺滤除后再输入 移位寄存器中。
4.根据权利要求1所述的多路自适应泛速率码速调整方法，其特征在于最窄脉冲检 测步骤和动态分频步骤之间还包括有去抖动步骤，该去抖动步骤对前向抖动和后向抖动分 别处理以消除抖动累积。
5.根据权利要求2所述的多路自适应泛速率码速调整方法，其特征在于动态分频步 骤之后还包括有同步修正步骤，该同步修正步骤将非归零码元与提取的支路数据的时钟调 整为同步时钟和同步码元。
6.多路自适应泛速率码速调整装置，包括支路数据的时钟提取模块，其特征在于，所述 支路数据的时钟提取模块包括转码器、鉴相器、最窄脉冲检测器和动态分频器；其中转码器 经鉴相器与最窄脉冲检测器相连，最窄脉冲检测器连接动态分频器；鉴相器和动态分频器 的时钟控制端连接高频时钟的输出端；转码器将输入的支路数据中的归零码元进行过零提取，整形为不归零码元；鉴相器将转码器输出的不归零码元输入到鉴相器中的两个相连的移位寄存器；两移位 寄存器在高频时钟的驱动下，输出相位相差一个高频时钟周期大小的数据码流，上述两路 数据码流经过逻辑运算，鉴别出码元的上升沿和下降沿；当输入的数据码流有上升沿或下 降沿时，鉴相器中的边沿检测电路输出一个宽度为一个高速时钟周期的脉冲；最窄脉冲检测器将鉴相器输出的脉冲的跳变沿作为闸门信号去控制高频时钟驱动的 计数器的计数，先保存两跳变沿之间的计数值到计数寄存器中，后续计数值与计数寄存器 中的计数器值进行比较，保存较小的计数值；动态分频器将计数寄存器中的计数值送入分频器，作为对本地高频时钟的分频系数， 分频器输出的时钟频率即为支路数据的时钟频率。
7.根据权利要求6所述的多路自适应泛速率码速调整装置，其特征在于动态分频器还与一个状态转移器相连，该状态转移器的时钟控制端连接高频时钟的输出端；状态转移 器在计数器的计数值达到计数寄存器中保存的计数值的一半时，输出反转电平，由此输出 占空比为50%的时钟。
8.根据权利要求6所述的多路自适应泛速率码速调整装置，其特征在于转码器的输 出端和鉴相器的输入端之间还接有滤波器，该滤波器将转码器输出不归零码元中的毛刺滤 除后再输入鉴相器的移位寄存器中。
9.根据权利要求6所述的多路自适应泛速率码速调整装置，其特征在于最窄脉冲检 测器的输出端和动态分频器的输入端之间还接有去抖动器，该去抖动器对前向抖动和后向 抖动分别处理，消除了抖动累积。
10.根据权利要求7所述的多路自适应泛速率码速调整装置，其特征在于动态分频器 的输出端上接有同步修正器，该同步修正器的输入端与转码器的输出端相接，同步修正器 的输出端包括同步时钟输出端和同步码元输出端，其中同步时钟输出端与状态转移器的输 入端相连；该同步修正器将非归零码元与提取的支路数据的时钟调整为同步时钟和同步码元。
全文摘要
本发明公开一种多路自适应泛速率码速调整装置和方法，基于开环结构，充分利用支路数据码元跳变边沿所携带的时钟信息，采用最窄脉冲检测、实时鉴相和动态分频技术进行时钟提取，实时鉴相和选择替换相结合进行设计；既实现了时钟的精确快速提取，又保留了锁相环的自我调节性，同时能够更节省系统资源。
文档编号H04J3/06GK102075278SQ201010601048
公开日2011年5月25日 申请日期2010年12月22日 优先权日2010年12月22日
发明者张云佐, 赵秋明 申请人:桂林电子科技大学