专利名称：一种电路系统主从互联模块的串行总线的制作方法
技术领域：
本发明涉及一种串行总线技术，具体涉及一种电路系统主从互联模块的串行总 线。
背景技术：
串行总线和并行总线相比具有结构简单、占用引脚少、成本低的优点。常见的串行 总线有USB、SPI、fC等，其中SPI和1 总线在单片机、串行E2prom、LCD等器件中具有广泛 的应用。目前，硬件系统正向高速、扩展性强、占用资源小的方向发展。通常一个系统要实 现很多功能，就要求系统中有多个从机，或系统建立后为增加一定的功能需要扩展从机模 块，现有的主机硬件资源和系统结构将会阻碍系统的扩展。在现有的串行总线中，SPI总线 工作在一主多从的模式中时，主机需要有多个从机的片选引脚，主机硬件资源就可能不足； 而I2C的数据传输速度较慢，无法满足系统高速、扩展性强、占用资源小的要求。
发明内容
本发明的目的是为了解决现有串行总线在一主多从的模式中扩展性差、灵活性 差、主机硬件资源不足等问题，提供一种电路系统主从互联模块的串行总线。为了解决上述技术问题，本发明采用的技术方案是一种电路系统主从互联模块的串行总线，包括主机、从机、通信信号线；所述的主 机有主机总线控制接口 ；所述的每个从机都有其从机总线控制接口 ；所述的通信信号线包 括时钟信号线、地址信号线、主机输出从机输入信号线、主机输入从机输出信号线，主机与 从机通过主机总线控制接口、从机总线控制接口接入通信信号线上；每一从机设置有共有 的启动码和唯一的地址码；主机通过地址信号线发送启动码和从机地址，从机接收到启动 码和地址码后与自身的启动码和地址相匹配，从而实现主机与从机之间的识别并建立通所述的主机总线控制接口包括CSL时钟逻辑电路、地址判决电路、地址发送电路、 数据发送电路和数据接收电路；在微控制器发送的控制信号的作用下产生串口所需的时钟 信号，该信号输出给地址发送电路、数据发送电路、地址判决电路、数据接收电路；地址发送 电路在时钟信号的控制下，通过地址信号线发送启动码和从机地址，地址判决电路在时钟 信号的控制下负责对地址信号线上的从机应答信号进行判决，有从机被选中时，停止发送 启动码和从机地址码，在时钟信号的控制下，数据发送电路和数据接收电路分别负责主机 与从机之间的数据发送和接收。所述的从机接口电路包括地址接收电路、地址比较电路、从机数据发送电路和从 机数据接收电路；在时钟信号控制下，地址接收电路接收主机发送的启动码和从机地址； 比较电路判断地址接收电路接收到的启动码和从机地址是否与自身的启动码和地址一致， 输出应答信号通知主机，同时输出标志信号FLAG2，FLAG2作为从机是否与主机发生数据传输的标志，若从机的FLAG2为高电平时，则该从机与主机发生数据传输，否则，不进行数据 传输；从机被选通后，在时钟信号CSL控制下，从机数据发送电路和从机数据接收电路分别 负责主机与从机之间的数据发送和接收。所述的地址和数据采用双信道、相同时钟的传输方式。与现有技术相比，本发明的有益效果本发明提供的串行总线主要用于一主多从的模式中，总线内的从机有唯一的地址 码作为识别码；总线中主机与从机之间采用带有时钟信号的同步传输协议，采用全双工的 数据通信，可实现高速的数据传输；本发明提供的总线的数据发起和结束由主机控制，使用 了 FIFO缓冲器，便于数据块传输，传输的信息格式是二进制的0、1比特流。总线协议简单、 可实现同步、全双工、高速的数据传输，在工作于一主多从的模式中时，不需占用主机资源 (硬件资源)，从机可任意的扩展。
图1为本发明提供的串行总线通信系统结构框图；图2为本发明提供的串行总线主机接口电路框图；图3为本发明提供的串行总线从机接口电路框图；图4为本发明提供的串行总线数据传输流程图。
具体实施例方式下面结合附图对本发明作进一步详细说明。本发明提供的串行总线通信系统结构框如图1所示。一种电路系统主从互联模块 的串行总线，包括主机、从机、通信信号线。在本串行总线上，连接有一个主机多个从机，如从机1、从机2……从机η。其中， 主机和每个从机都有总线控制接口，总线控制接口连接在通信信号线上，通信信号线包括 时钟信号线CSL(Clock SignalLine)，用于控制从机地址的选通和数据的收发；地址信号线 ASL(Address Signal Line)，在CSL控制下，用于传输从机地址和回传应答信号；主机输出 从机输入信号线MOSI (Master Output Slave Input)，在CSL控制下，用于传输主机发给从 机的数据；主机输入从机输出信号线MISO (Master Input Slave Output)，在CSL控制下， 用于传输从机回传给主机的数据。主机通过地址信号线ASL发送启动码和从机地址，从机 接收到地址码后与自身地址相匹配，从而实现主机与从机之间的识别并建立通信。如图2所示，本发明的主机接口电路包括CSL时钟逻辑电路、地址判决电路、地址 发送电路、数据发送电路和数据接收电路。标志信号FLAGl默认为低电平。CSL时钟逻辑电 路是以时钟信号CLK为基础时钟，在微控制器发送的控制信号的作用下产生串口所需的时 钟信号，该信号输出给地址发送电路、数据发送电路、地址判决电路、数据接收电路；地址发 送电路在时钟信号的控制下，通过地址信号线ASL发送启动码和从机地址，地址判决电路 在时钟信号的控制下负责对地址信号线ASL上的从机应答信号进行判决，ASL输出为低电 平时，有从机被选中，此时，微控制器确认有从机被选中，标志信号FLAGl为高电平，停止发 送启动码和从机地址码，在时钟信号的控制下数据发送电路和数据接收电路分别负责主机 与从机之间的数据发送和接收，直至FLAGl为低电平时，地址信号线ASL重新发送启动码和从机地址。若ASL输出为高电平时，没有从机被选中，则FLAGl为低电平，地址发送电路在时 钟信号的控制下，通过地址信号线ASL重新发送启动码和从机地址。如图3所示，本发明的从机接口电路包括地址接收电路、地址比较电路、从机数据 发送电路和从机数据接收电路。在时钟信号CSL控制下，地址接收电路通过ASL信号线接 收主机发送的启动码和从机地址；时钟信号CSL控制下地址比较电路判断地址接收电路接 收到的启动码和从机地址是否与自身的启动码和地址一致，通过ASL信号线输出应答信号 通知主机，同时输出标志信号FLAG2，FLAG2作为从机是否与主机发生数据传输的标志，若 从机的FLAG2为高电平时，则该从机与主机发生数据传输，否则，不进行数据传输；从机被 选通后，在时钟信号CSL控制下从机数据发送电路和从机数据接收电路分别负责主机与从 机之间的数据发送和接收。如图4所示，本发明的数据传输分为两部分，一为从机选通；二为数据通信。在从 机的选通过程中，当主机总线控制接口接收到微控制器传送来的启动码和从机地址后，启 动CSL时钟逻辑电路，ASL在CSL的上升沿驱动下，前4个周期发送启动码，后2个周期发 送从机地址，第7个周期的下降沿接收从机应答信号。在数据通信过程中，当微控制器接口 接收到微控制器传送来的数据后，启动CSL时钟逻辑电路，通过MOSI移出数据，由MISO移 入数据，在移出一个字节后，CSL时钟逻辑电路停止，通过主机的DATA_0UT总线将数据转存 在微控制器中，微控制器接口再次接收到微控制器传送来的数据后，重新启动CSL时钟逻 辑电路继续数据传输，依此方法，直到数据被传输完毕。总线上数据通信的发起和结束由主机控制，当需要中断时，微控制器发送中断信 号，中断主机与从机间的数据通信。当中断主机与从机间的数据通信或数据传输完毕后，设 FLAGl、FLAG2为低电平，等待地址信号线ASL重新发送启动码和从机地址。实施例串行总线的从机设置启动码和地址码，每一从机有共有的启动码和唯一的地址码。串行总线上连接的有4个从机，公共的启动码为“0110”，从机1的地址码为“00”， 从机2的地址码为“01”，从机3的地址码为“10”，从机4的地址码为“11”。当主机需要与 从机2进行通信时，其总线上数据传输过程为首先，在时钟信号CSL控制下，主机通过ASL先后传输4位启动码“0110”和从机 2的地址码“01 ”，所有从机接收ASL信号线上传输过来的启动码和从机地址，当4个从机收 到启动码“0110”后，与自身的启动码进行比较，如果一致，开始准备接收主机发送的从机地 址 “01”。其次，4个从机接收到从机地址“01”后，存储在从机地址寄存器里，从机地址比较 电路将收到的从机地址与其地址进行比较，此时，只有从机2收到的地址信息与自身的地 址相吻合，则从机2被选通，并在ASL线上输出低电平作为应答信号，同时设置FLAG2为高 电平；而从机1、3、4收到的地址与其自身地址不一致，则从机1、3、4没有被选通，并在ASL 线上输出高电平作为应答信号，同时，从机1、3、4输出FLAG2，FLAG2为低电平。最后，在主机的信号线ASL上收到的应答信号为低电平、从机2输出FLAG2为高电 平时，主机开始与从机2进行数据传输，传输一次一个字节，直到数据被传送完。主机如果收到的应答信号为高电平，认为没有匹配的从机，并重新开始发送启动码和从机地址，进行 下一次地址匹配。 本发明提供的串行总线克服了现有总线的诸多弊端，可以在不改变现有系统结构 的基础上，任意扩展功能模块，实现系统中模块间的通信。
权利要求
1.一种电路系统主从互联模块的串行总线，其特征在于包括主机、从机、通信信号 线；所述的主机有主机总线控制接口 ；所述的每个从机都有其从机总线控制接口 ；所述的 通信信号线包括时钟信号线、地址信号线、主机输出从机输入信号线、主机输入从机输出信 号线，主机与从机通过主机总线控制接口、从机总线控制接口接入通信信号线上；每一从机 设置有共有的启动码和唯一的地址码；主机通过地址信号线发送启动码和从机地址，从机 接收到启动码和地址码后与自身的启动码和地址相匹配，从而实现主机与从机之间的识别 并建立通信。
2.根据权利要求1所述的串行总线，其特征在于所述的主机总线控制接口包括CSL 时钟逻辑电路、地址判决电路、地址发送电路、数据发送电路和数据接收电路；在微控制器 发送的控制信号的作用下产生串口所需的时钟信号，该信号输出给地址发送电路、数据发 送电路、地址判决电路、数据接收电路；地址发送电路在时钟信号的控制下，通过地址信号 线发送启动码和从机地址，地址判决电路在时钟信号的控制下负责对地址信号线上的从机 应答信号进行判决，有从机被选中时，停止发送启动码和从机地址码，在时钟信号的控制 下，数据发送电路和数据接收电路分别负责主机与从机之间的数据发送和接收。
3.根据权利要求1所述的串行总线，其特征在于所述的从机接口电路包括地址接收 电路、地址比较电路、从机数据发送电路和从机数据接收电路；在时钟信号控制下，地址接 收电路接收主机发送的启动码和从机地址；比较电路判断地址接收电路接收到的启动码 和从机地址是否与自身的启动码和地址一致，输出应答信号通知主机，同时输出标志信号 FLAG2，FLAG2作为从机是否与主机发生数据传输的标志，若从机的FLAG2为高电平时，则该 从机与主机发生数据传输，否则，不进行数据传输；从机被选通后，在时钟信号CSL控制下， 从机数据发送电路和从机数据接收电路分别负责主机与从机之间的数据发送和接收。
4.根据权利要求3所述的串行总线，其特征在于所述的地址和数据采用双信道、相同 时钟的传输方式。
全文摘要
本发明属于串行总线技术领域。目的是为了解决现有串行总线在一主多从的模式中扩展性差、灵活性差、主机硬件资源不足等问题。本发明提供的串行总线包括时钟信号线CSL；地址信号线ASL；主机输出从机输入信号线MOSI；主机输入从机输出信号线MISO。总线上数据通信的发起和结束由主机控制，在数据通信前，主机首先要广播式发送某一从机地址，从机收到后与自身地址相比较，如果相同则进行选通，选通后的从机与主机进行点对点通信，不被选通的从机不接收主机发送的数据。本串行总线适用于高速数据传输的一主多从模式，本串行总线没有片选信号线，可以在不考虑主机的片选引脚资源(硬件资源)的情况下，任意扩展从机，便于系统的功能扩展。
文档编号H04L12/40GK102088386SQ20111002260
公开日2011年6月8日 申请日期2011年1月20日 优先权日2011年1月20日
发明者张丕状, 李凯, 李沅, 杨彦卿, 苏新彦, 韩焱 申请人:中北大学