专利名称：一种基带上下行子帧处理方法及装置的制作方法
技术领域：
本发明涉及长期演进时分双工(LTE-TDD)基站系统技术，尤指一种LTE-TDD基站侧基带上下行子帧处理方法及装置。
背景技术：
在LTE-TDD系统中，物理上行共享信道(PUSCH)和物理下行共享信道(PDSCH)上下行子帧时隙在时间上不完全并行。在LTE-TDD基站实现过程中，由于上下行I3USCH和PDSCH子帧在时间上串行排列，如果采用在上下行并行处理，即按照子帧0，1，2，. . .，9顺序对其进行处理，往往会导致基带处理器空闲率过高，从而降低了处理器的资源利用率。为了提高处理器的资源利用率，本发明采用同一个处理器(或处理器阵列)对上下行子帧进行串行处理的方案。针对这种方案，给出了在最坏情况下上下行子帧处理时隙的长度分配和最佳排列方法。相对于上下行并行的方法，这种串行方法可以得到更宽松的处理时间。或者，换句话说，对基带处理器只需要更低的速度要求
发明内容
有鉴于此，本发明的主要目的在于提供一种基带上下行子帧处理方法及装置，能够降低基带处理器空闲率，从而提高处理器的资源利用率。为达到上述目的，本发明的技术方案是这样实现的一种基带上下行子帧处理方法，包括在LTE-TDD系统基站侧，上下行子帧串行处理，并且，每个子帧的处理时隙长度满足下式所示要求
权利要求
1.一种基带上下行子帧处理方法，其特征在于，包括 在LTE-TDD系统基站侧，上下行子帧串行处理，并且，每个子帧的处理时隙长度满足下式所示要求
2.根据权利要求I所述的基带上下行子帧处理方法，其特征在于，所述上下行子帧串行处理的处理排列顺序为本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧O，本帧子帧7、本帧子帧8、下帧子帧I,本帧子帧9和下帧子帧5 ； 其中，本帧子帧4与下帧子帧O之间插入长度至少为IY2的白色时隙；本帧子帧9与下行子帧5之间插入长度至少为IY2的白色时隙。
3.根据权利要求2所述的基带上下行子帧处理方法，其特征在于，所述子帧2、子帧3、子帧4、子帧7、子帧8和子帧9为上行子帧； 子帧O、子帧I、子帧5和子帧6为下行子帧； 子中贞I和子巾贞6为特殊子中贞。
4.一种基带上下行子帧处理装置，其特征在于，至少包括串行处理模块，用于对上下行子帧进行串行处理，且每个子帧的处理时隙长度满足下式所示要求
5.根据权利要求4所述的基带上下行子帧处理装置，其特征在于，所述上下行子帧串行处理的处理排列顺序为本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧O、本帧子帧7、本帧子帧8、下帧子帧I,本帧子帧9和下帧子帧5 ； 其中，本帧上行子帧4与下帧下行子帧O之间插入长度至少为IY2的白色时隙；本帧上行子帧9与下帧下行子帧5之间插入长度至少为IY2的白色时隙。
全文摘要
本发明公开了一种基带上下行子帧处理方法及装置，在TLE-TDD系统基站侧，上下行子帧串行处理，并且，每个子帧的处理时隙长度满足所示要求。较佳地，上下行子帧的处理排列顺序为本帧子帧2，本帧子帧3，本帧子帧6(子帧S)，本帧子帧4，下帧子帧0，本帧子帧7，本帧子帧8，下帧子帧2(子帧S)，本帧子帧9和下帧子帧5，其中，上行子帧4(或子帧9)与下行下帧子帧0(或下帧子帧5)之间插入一个长度至少为TL2的白色时隙。通过本发明上下行子帧串行处理的方法，得到了更宽松的处理时间，换句话说，对基带处理器只需要更低的速度要求，从而降低了基带处理器空闲率，提高了处理器的资源利用率。
文档编号H04B7/26GK102647225SQ20111004101
公开日2012年8月22日 申请日期2011年2月17日 优先权日2011年2月17日
发明者沈承科 申请人:中兴通讯股份有限公司