专利名称：天基路由交换系统的通信接口及天基路由交换系统的制作方法
技术领域：
本发明涉及航天通信技术，尤其涉及一种天基路由交换系统的通信接口及天基路由交换系统。
背景技术：
天基信息网络是一种以卫星网络为主，融合空地信息，由不同轨道上多种类型的天基系统，按照空间信息资源的最大有效综合利用原则，互通互联，有机构成的智能化体系。天基路由交换系统是天基信息网络的关键技术之一。其主要功能单元包括用户接入板、 主控路由交换板、星间链路接口板、馈线链路接口板等单元板。目前天基路由交换系统中各个功能单元板之间的通信采用标准通信接口，可有两种实现方法第一种是直接使用标准通信接口芯片，这种方法是各个功能单元之间采用单独的通信接口芯片；第二种是在嵌入式系统开发平台上根据标准通信接口协议开发出适应天基路由交换系统的接口。然而，由于标准通信接口的数据传输速率是确定的，而天基路由交换系统的单元板之间数据传输因业务量的不同需要不同的数据传输速率，所以，会出现这种标准通信接口不能适应数据传输的速率调节问题。同时，针对天基路由交换系统，数据在不同单元板之间需要高速可靠稳定地传输，上述的标准通信接口往往是针对地面网络，不仅实现复杂，而且稳定性难以达到天基系统的要求，所以不易直接应用于天基系统的特殊环境下。另外上述的标准通信接口芯片由于与单元板之间是分离设置的，体积功耗也难以满足天基系统要求。
发明内容
本发明的目的是提供一种天基路由交换系统的通信接口及天基路由交换系统，用以克服上述标准通信接口不能适应数据传输的速率调节以及不适用于天基路由交换系统的单元板之间数据稳定可靠传输的问题。为实现上述目的，本发明提供一种天基路由交换系统的通信接口，包括用于集成在第一单元板上的第一接口和用于集成在第二单元板上的第二接口；所述第一接口包括第一发送模块、第一接收模块以及与所述第一发送模块和所述第一接收模块分别连接的第一帧长控制模块；所述第二接口包括第二发送模块、第二接收模块以及与所述第二发送模块和所述第二接收模块分别连接的第二帧长控制模块；所述第一帧长控制模块，用于设定所述第一发送模块发送数据帧的帧长为第一帧长和设定所述第一接收模块接收数据帧的帧长为第二帧长；所述第一发送模块，用于将所述第一单元板上的数据根据所述第一帧长进行整帧编码处理后发送给所述第二接收模块；所述第一接收模块，用于接收所述第二发送模块发送的数据，并根据所述第二帧长进行整帧解码处理；[oo12] 所述第二帧长控制模块，用于设定所述第二发送模块发送数据帧的帧长为所述第二帧长和设定所述第二接收模块接收数据帧的帧长为所述第一帧长；[oo13] 所述第二接收模块，用于接收所述第一发送模块发送的数据，并根据所述第一帧长进行整帧解码处理；[oo14] 所述第二发送模块，用于将所述第二单元板上的数据根据所述第二帧长进行整帧编码处理后发送给所述第一接收模块。[oo15] 本发明还提供一种天基路由交换系统，包括主控路由交换板1用户接入板1馈线链路接口板和星间链路接口板，所述主控路由交换板与所述用户接入板之间的通信接口1所述主控路由交换板与所述馈线链路接口板之间的通信接口以及所述主控路由交换板与所述星间链路接口板之间的通信接口中至少一个为上述天基路由交换系统的通信接口[oo16] 由上述技术方案可知，本发明通过第一帧长控制模块和第二帧长控制模块进行数据帧的帧长设定，可以满足系统的单元板间数据传输速率要求；通过同一个单元板上的发送模块和接收模块分开设置，实现数据收发通道的隔离，避免了太空间辐射影响造成的收发数据串扰的问题，从而提高了天基系统的可靠性。
[oo17] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。[oo18] 图l为本发明天基路由交换系统的通信接口实施例一的结构示意图；[oo19] 图2为本发明天基路由交换系统的通信接口实施例二中第一发送模块的结构示意 图3为本发明天基路由交换系统的通信接口实施例二中第二接收模块的结构示意 图4为本发明天基路由交换系统的通信接口实施例二中第二发送模块的结构示意 图5为本发明天基路由交换系统的通信接口实施例二中第一接收模块的结构示意 图6为图2一图5中各校验单元进行数据帧有效格式转换的示意图
图7为本发明天基路由交换系统实施例的结构示意图。
主要附图标记说明
卜主控路由交换板；2一用户接入板；
3一馈线链路接口板；4一星间链路接口板；
1262一第四校验器；lo一第一接口；
20一第二接口；11一第一发送模块；
12一第一接收模块；13一第一帧长控制模块；
2卜第二接收模块；22一第二发送模块；
23-第二帧长控制模块；112-第一帧长控制单元；114-第一时钟隔离单元；116-第一编码单元；1131-第一校验接口；211-第二低压差分接口单元；213-第二串并转换单元；215-第二帧长控制单元；217-第二校验检测单元；2161-第二校验接口；221-第三缓存单元；223-第三校验单元；225-第三并串转换单元；227-第三低压差分接口单元；2232-第三校验器；122-第四解码单元；124-第四时钟隔离单元；126-第四校验单元；128-第四缓存单元；5-天基路由交换系统的通信接口。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图1为本发明天基路由交换系统的通信接口实施例一的结构示意图，如图1所示， 本实施例的通信接口包括；用于集成在第一单元板(未示出)上的第一接口 10和用于集成在第二单元板(未示出)上的第二接口 20 ；所述第一接口 10包括第一发送模块11、第一接收模块12以及与所述第一发送模块11和所述第一接收模块12分别连接的第一帧长控制模块13 ；所述第二接口 20包括第二发送模块22、第二接收模块21以及与所述第二发送模块22和所述第二接收模块21分别连接的第二帧长控制模块23 ；所述第一帧长控制模块23，用于设定所述第一发送模块11发送数据帧的帧长为第一帧长和设定所述第一接收模块12接收数据帧的帧长为第二帧长；所述第一发送模块11，用于将所述第一单元板上的数据根据所述第一帧长进行整帧编码处理后发送给所述第二接收模块21 ；所述第一接收模块12，用于接收所述第二发送模块22发送的数据，并根据所述第二帧长进行整帧解码处理；
111-第一缓存单元； 113-第一校验单元； 115-第一并串转换单元； 117-第一低压差分接口单元; 1132-第一校验器； 212-第二解码单元； 214-第二时钟隔离单元； 216-第二校验单元； 218-第二缓存单元； 2162-第二校验器； 222-第三帧长控制单元； 224-第三时钟隔离单元； 226-第三编码单元； 2231-第三校验接口 ； 121-第四低压差分接口单元; 123-第四串并转换单元； 125-第四帧长控制单元； 127-第四校验检测单元； 1261-第四校验接口 ；
所述第二帧长控制模块23，用于设定所述第二发送模块22发送数据帧的帧长为所述第二帧长和设定所述第二接收模块21接收数据帧的帧长为所述第一帧长；所述第二接收模块21，用于接收所述第一发送模块11发送的数据，并根据所述第一帧长进行整帧解码处理；所述第二发送模块22，用于将所述第二单元板上的数据根据所述第二帧长进行整帧编码处理后发送给所述第一接收模块12。本实施例中，第一接口 10和第二接口 20共同形成两个单元板之间传输数据的通信接口，其中第一接口 10可集成在一个单元板上，第二接口 20可集成在另一个单元板上， 单元板如用户接入板、主控路由交换板等。与现有技术中天基路由交换系统中各个功能单元板之间的通信采用的单独的标准通信接口芯片相比，是将两个接口分别集成在通信的两个单元板上，可避免使用分立的接口电路及相应的电路分离元件，减小系统体积，可使通信在航空航天辐射强的特殊环境下仍具有较高的稳定性，同时还具有功耗低的优点，从而能较好地适用于对体积功耗都有较高要求的天基路由交换系统。同时，相对于现有技术中在嵌入式系统开发平台上根据标准通信接口协议开发出适应天基路由交换系统的接口相比， 复杂度较低，容易实现。而且现有的标准通信接口的数据传输速率是由最高速率确定的，而本实施例中的通信接口为非标准接口，在第一接口和第二接口之间的数据传输速率是可调的，可以根据数据传输的业务量在系统初始化时进行调整。具体应用中，当从一个单元板向另一个单元板传输数据量较大需要增大数据传输速率时，可通过在系统复位时，对第一接口 10和第二接口 20中发送的数据帧的帧长进行重新设定，在保证数据传送正确的前提下，增大数据帧的帧长有利于提高数据传输效率，传送速率也增大。如第一接口 10向第二接口 20发送的数据速率需增大，在系统复位时，可通过第一帧长控制模块13将第一发送模块11发送的数据帧的帧长设定为较大的第一帧长的值，同时通过第二帧长控制模块23将第二接收模块21接收的数据帧的帧长设定为该第一帧长的值。同样当从第二接口 20向第一接口发送的数据速率不需太大时，可通过第二帧长控制模块23将第二发送模块22发送的数据帧的帧长设定为较小的第二帧长的值，同时通过第一帧长控制模块13将第一接收模块12接收的数据帧的帧长设定为该第二帧长的值。通过第一帧长控制模块和第二帧长控制模块进行设定帧长，从而满足系统的单元板间数据传输速率要求。各个单元板间的传输速率决定于发送接收端口的速率上，若采用发送16位双字处理按位发送机制的发送接收端口数据传送速率决定于两个方面帧长度和驱动时钟的时钟频率。数据帧的帧长度在保证数据传送正确前提下，帧长越长，有效数据所占比越大，传输数据有效率越大，传送速率越大。驱动时钟在传送速率控制中也起着关键作用，通过控制第一发送模块和第一接收模块的时钟频率可调整数据传输速率，针对集成在单元板上的接口模块的时钟一般是确定的，所以，在调整数据传输速率时，一般是通过第一帧长控制模块初始化第一发送模块和第一接收模块传输的数据帧的帧长，以及通过第二帧长控制模块初始化第二发送模块和第二接收模块传输的数据帧的帧长来适应不同传输速率要求的。在本实施例中，集成在一个单元板上的第一发送模块11和第一接收模块12以及第二发送模块22和第二接收模块21都是分开的，实现数据收发通道的隔离，避免太空间辐射影响造成的收发数据串扰的问题，从而提高了天基系统的可靠性。本实施例通过第一帧长控制模块和第二帧长控制模块进行数据帧的帧长设定，可以满足系统的单元板间数据传输速率要求；通过同一个单元板上的发送模块和接收模块分开设置，实现数据收发通道的隔离，避免太空间辐射影响造成的收发数据串扰的问题，从而提高了天基系统的可靠性。图2为本发明天基路由交换系统的通信接口实施例二中第一发送模块的结构示意图，图3为本发明天基路由交换系统的通信接口实施例二中第二接收模块的结构示意图，图4为本发明天基路由交换系统的通信接口实施例二中第二发送模块的结构示意图， 图5为本发明天基路由交换系统的通信接口实施例二中第一接收模块的结构示意图，图6 为图2 图5中各校验单元进行数据帧有效格式转换的示意图，如图2 6所示，在上述图1所示实施例一的基础上，进一步地，第一发送模块11包括依次连接的第一缓存单元 111、第一帧长控制单元112、第一校验单元113、第一时钟隔离单元114、第一并串转换单元 115、第一编码单元116和第一低压差分接口单元117，第一缓存单元111、第一帧长控制单元112、第一校验单元113和第一编码单元116分别与第一帧长控制模块13连接。其中，第一校验单元113包括第一校验接口 1131和第一校验器1132。第二接收模块21包括依次连接的第二低压差分接口单元211、第二解码单元 212、第二串并转换单元213、第二时钟隔离单元214、第二帧长控制单元215、第二校验单元216、第二校验检测单元217和第二缓存单元218，第二解码单元212、第二帧长控制单元 215、第二校验单元216、第二校验检测单元217和第二缓存单元218分别与第二帧长控制模块23连接。其中第二校验单元216包括第二校验接口 2161和第二校验器2162。第二发送模块22包括依次连接的第三缓存单元221、第三帧长控制单元222、第三校验单元223、第三时钟隔离单元224、第三并串转换单元225、第三编码单元2 和第三低压差分接口单元227，第三缓存单元221、第三帧长控制单元222、第三校验单元223和第三编码单元2 分别与第二帧长控制模块23连接。其中，第三校验单元223包括第三校验接口 2231和第三校验器2232。第一接收模块12包括依次连接的第四低压差分接口单元121、第四解码单元 122、第四串并转换单元123、第四时钟隔离单元124、第四帧长控制单元125、第四校验单元126、第四校验检测单元127和第四缓存单元128，第四解码单元122、第四帧长控制单元 125、第四校验单元126、第四校验检测单元127和第四缓存单元1 分别与第一帧长控制模块13连接。其中，第四校验单元1 包括第四校验接口 1261和第四校验器1262。实际应用中，各校验单元均可为循环冗余校验模块(Cyclic redundancy check, 简称CRC)，各编码单元可采用曼彻斯特码编码，解码单元可采用曼彻斯特码解码。具体来说，第一接口 10向第二接口 20发送数据，具体为第一发送模块11中的第一缓存单元111缓存第一单元板上的数据，第一帧长控制单元112以整帧的数据形式读出， 并将数据帧发送到第一校验接口 1131中，第一校验接口 1131将缓存出来的有效数据帧转换成CRC接口形式，如图6所示。数据帧有效格式转换后，第一校验器1132采用16位并行 CRC校验的方式，在数据帧后面添加两字节的第一校验字，并将添加检验位的数据帧写入第一时钟隔离单元114，第一时钟隔离单元114将在第一本地时钟Clkl_lx下接收的数据帧在第一域间时钟Clkl_in_lx下发送给第一并串转换单元115，第一时钟隔离单元114可以采用输入输出为8位数据宽的异步FIF0(First Input First Output，以下简称FIFO)，第一本地时钟Clkl_lx与第一域间时钟Clkl_in_lx为同时钟频率不同时钟源的两个时钟。 第一本地时钟Clkl_lx可以为第一单元板上的工作时钟，这样发送的数据帧在时钟隔离之前的处理均在本地的同步时钟下进行的，保证数据处理的稳定性。采用第一时钟隔离单元 114可使同一数据帧在一个时钟下传输转换到另一个时钟下传输，实现时钟域隔离。时钟隔离后输出的数据是8位并行数据，在编码传输前需进行并串转换，并行数据经过第一并串转换单元115后成为串行数据，串行数据帧流再经过第一编码单元116进行曼彻斯特码编码，并在数据帧流头部加上同步头，以便于第二接收模块接收到数据时进行数据帧同步判断。编码后的数据帧流发送到第一低压差分接口单元117 (Low-Voltage Differential Signaling,以下简称LVDS)，以进行电气特性配置，LVDS将单端输入信号转换成差分输出信号，使输出差分信号在物理信道中传输时具有高抗干扰特性。上述第一帧长控制单元112读取整帧数据具体过程是第一校验单元处理完一帧数据时，发送有效信号valid给与其连接的第一时钟隔离单元114，该有效信号valid同时还反馈给第一帧长控制单元112，第一帧长控制单元112接收到有效信号valid后根据第一缓存单元111是否缓存一整帧数据确定是否向第一缓存单元111发送读使能信号Rd_en，以便于从第一缓存单元111中读取整帧数据。具体应用中，第一缓存单元111可以为输入16 位，输出8位数据宽度的同步FIFO。各单元模块的数据帧的帧长值由系统在复位信号rst有效时从第一帧长控制模块13获取，以进行相应的计数判断数据帧。如第一编码单元116中设置有第一计数器，以用于对编码的数据帧字节数进行计数，若数据帧满足有效字节与第一校验字字节之和，则第一编码单元116可向第一并串转换单元115反馈编码结束信号En_0Ver以使第一并串转换单元115读取新的数据帧。本实施例中，第一编码单元116采用时钟Clkl_in_h的时钟频率为第一域间时钟Clkl_in_lx的时钟频率的两倍。在上述第一发送模块11完成数据帧发送前的处理后，第二接收模块21中的单元模块对接收到的数据帧进行反处理操作，之后就可将反处理操作后的数据为第二单元板使用。具体来说，第二接收模块21通过第二低压差分接口单元211接收第一低压差分接口单元117发送的差分信号数据，并将其转换成单端信号数据后发送给第二解码单元212， 第二解码单212根据接收的单端信号数据中的同步头同步数据并进行解码。解码后的数据串发送给第二串并转换单元213，以将串行数据转换成并行数据，并行数据发送给第二时钟隔离单元214进行时钟隔离，以使数据帧从第一域间时钟过渡到第二本地时钟中传输。上述的第二本地时钟可为第二单元板上的工作时钟，经过第二时钟隔离单元214后，数据帧可以本地的同步时钟下进行处理操作。第二时钟隔离单元214同样可采用输入输出为8位数据宽的异步FIFO实现。第二帧长控制单元215可从第二时钟隔离单元214中以整帧数据形式读取，并将读取的整帧数据传递给第二校验单元216中的第二校验接口 2161以将缓存出来的数据有效形式转换成CRC接口形式，其转换格式也如图6所示，第二校验器2162 在格式转换后的数据帧尾再添加两字节的第二校验字，并将添加校验字的数据帧传送给第二校验检测单元217以进行校验检测数据帧在传输过程中是否出错，若传输过程中没有出错，则将正确的数据帧有效数据写入第二缓存单元218，以便于第二单元板以后读取数据。若发现出错，则向第二缓存单元218发送出错信号Error，以使第二缓存单元218清空已缓存的相应数据帧。具体中，第二缓存单元218可采用输入8位，输出16位数据宽度的同步 FIFO实现。上述的第一域间时钟可设置在与第一接口 10集成在一起的第一单元板上，也可设在与第二接口 20集成在一起的第二单元板上，若第一域间时钟设在第一单元板上，需将该第一域间时钟传送给第二接口 20的第二接收模块21。在本实施例中第一本地时钟、第一域间时钟和第二本地时钟为频率相等不同时钟源的时钟。上述的第二解码单元212设有第二计数器，用于对解码的数据帧字节数进行计数，若数据帧不满足有效字节与第一校验字字节之和，则第二解码单元212向第二时钟隔离单元214反馈错误信号Error以使第二时钟隔离单元214清空相应的数据帧，该第二解码单元212可用于检测出数据传输中数据帧字节数出错的情况，通过第二解码单元212检测正确缓存在第二时钟隔离单元214中的数据帧是帧长字节数正确的数据帧，而数据帧传输过程中出现的数据内容错误由后端的第二校验单元216和第二校验检测单元217配合检测校验。第二解码单元212使用的时钟Clkl_in_h的时钟频率为第一域间时钟Clkl_in_lx 的时钟频率的两倍。本实施例中第二帧长控制单元215读取整帧数据的具体过程为第二校验器2162 处理完一整帧数据后向第二校验检测单元发送有效信号valid，该有效信号valid同时反馈给第二帧长控制单元215以使其从第二时钟隔离单元214中读取新的数据帧，第二帧长控制单元215收到有效信号valid后即以整帧数据形式读取数据。上述的第二缓存单元218中还设置有输出读控制信号o_rd_en和缓存数据大小信号0_rd_data_C0Unt，输出读控制信号o_rd_en用于给第一单元板提供读使能信号，缓存数据大小信号0_rd_data_C0Unt用于告知第一单元板该缓存中存储可读出的数据大小。若是第二接口 20向第一接口 10发送数据，其具体是第二发送模块22向第一接收模块12发送数据，其数据处理及实现原理与上述的第一接口 10向第二接口 20发送数据类似，不再赘述。本实施例在达到上述实施例一的技术效果的基础上，进一步地，通过第一时钟隔离单元和第二时钟隔离单元实现第一接口和第二接口数据传输中的时钟隔离问题，保证了数据在不同时钟域间传输的过渡；通过第一帧长控制单元和第二帧长控制单元保证数据后续校验编解码处理中能够以整帧处理模式处理；通过第一检验单元、第二校验单元和第二检验检测单元配合处理实现了数据帧内容错误的检测处理。在上述任一实施例中，第一帧长控制模块13可以包括第一寄存器组，如16位的寄存器组，第一寄存器组用于存储设定的第一帧长的值和第二帧长的值，以使第一发送模块 11和第一接收模块12复位时进行数据帧的帧长参数设定；第二帧长控制模块23包括第二寄存器组，如16位的寄存器组，第二寄存器组用于存储设定的第一帧长的值和第二帧长的值，以使第二发送模块22和第二接收模块21复位时进行数据帧的帧长参数设定。具体应用中可根据系统通信协议规定传输的帧长适当设定。在系统初始化的时候，各个发送模块和接收模块根据它的值通过传递参数的形式，对各自的内部子模块进行初始化。通过传递帧长参数可以设定传输数据帧的帧长，从而达到调整数据传输速率的目的。
上述的本发明天基路由交换系统的通信接口可以实现为两个配对使用的IP核。 一个单元板上可集成一个IP核，该IP核相当于第一接口，另一个单元板上可集成另一个IP 核，该IP核相当于第二接口。对应图2和图4，IP核中发送模块的接口如下表1 表1 发送模块的I/O接口
权利要求
1.一种天基路由交换系统的通信接口，其特征在于，包括用于集成在第一单元板上的第一接口和用于集成在第二单元板上的第二接口；所述第一接口包括第一发送模块、第一接收模块以及与所述第一发送模块和所述第一接收模块分别连接的第一帧长控制模块；所述第二接口包括第二发送模块、第二接收模块以及与所述第二发送模块和所述第二接收模块分别连接的第二帧长控制模块；所述第一帧长控制模块，用于设定所述第一发送模块发送数据帧的帧长为第一帧长和设定所述第一接收模块接收数据帧的帧长为第二帧长；所述第一发送模块，用于将所述第一单元板上的数据根据所述第一帧长进行整帧编码处理后发送给所述第二接收模块；所述第一接收模块，用于接收所述第二发送模块发送的数据，并根据所述第二帧长进行整帧解码处理；所述第二帧长控制模块，用于设定所述第二发送模块发送数据帧的帧长为所述第二帧长和设定所述第二接收模块接收数据帧的帧长为所述第一帧长；所述第二接收模块，用于接收所述第一发送模块发送的数据，并根据所述第一帧长进行整帧解码处理；所述第二发送模块，用于将所述第二单元板上的数据根据所述第二帧长进行整帧编码处理后发送给所述第一接收模块。
2.根据权利要求1所述的通信接口，其特征在于，所述第一发送模块包括依次连接的第一缓存单元、第一帧长控制单元、第一校验单元、第一时钟隔离单元、第一并串转换单元、 第一编码单元和第一低压差分接口单元，所述第一缓存单元、所述第一帧长控制单元、所述第一校验单元和所述第一编码单元分别与所述第一帧长控制模块连接；所述第一缓存单元，用于缓存所述第一单元板的数据；所述第一帧长控制单元，用于在接收到所述第一校验单元反馈的数据处理结束信号后根据所述第一帧长读取所述第一缓存单元中的数据并将整帧数据传送给所述第一校验单元；所述第一校验单元，用于在接收的整帧数据后添加第一校验字并发送给所述第一时钟隔离单元，并在整帧数据处理结束后向所述第一帧长控制单元反馈数据处理结束信号；所述第一时钟隔离单元，用于将在第一本地时钟下接收的数据在第一域间时钟下发送给所述第一并串转换单元；所述第一并串转换单元，用于将所述第一时钟隔离单元时钟隔离后的并行数据转换成串行数据并发送给所述第一编码单元；所述第一编码单元，用于对所述串行数据进行编码并在每帧数据的头部添加同步头； 所述第一低压差分接口单元，用于将所述第一编码单元编码后的数据转换成差分信号数据并发送给所述第二接收模块；所述第二接收模块包括依次连接的第二低压差分接口单元、第二解码单元、第二串并转换单元、第二时钟隔离单元、第二帧长控制单元、第二校验单元、第二校验检测单元和第二缓存单元，所述第二解码单元、所述第二帧长控制单元、所述第二校验单元、所述第二校验检测单元和所述第二缓存单元分别与所述第二帧长控制模块连接；所述第二低压差分接口单元，用于将所述第一低压差分接口单元发送的差分信号数据转换成单端信号数据后发送给所述第二解码单元；所述第二解码单元，用于根据接收的单端信号数据中的同步头同步数据并进行解码； 所述第二串并转换单元，用于将所述第二解码单元解码后的串行数据转换成并行数据并发送给所述第二时钟隔离单元；所述第二时钟隔离单元，用于将在所述第一域间时钟下接收的数据在第二本地时钟下发送给所述第二帧长控制单元；所述第二帧长控制单元，用于在接收到所述第二校验单元反馈的数据处理结束信号后根据所述第一帧长读取所述第二时钟隔离单元中的整帧数据并传送给所述第二校验单元；所述第二校验单元，用于在接收的整帧数据后添加第二校验字并发送给所述第二校验检测单元，并在整帧数据处理结束后向所述第二帧长控制单元反馈数据处理结束信号；所述第二校验检测单元，用于对所述第二校验字进行校验检测，在校验检测无误后将整帧数据发送给所述第二缓存单元；所述第二缓存单元，用于缓存所述第二校验检测单元校验检测后的数据， 所述第一本地时钟、所述第一域间时钟和所述第二本地时钟为频率相等不同时钟源的时钟。
3.根据权利要求2所述的通信接口，其特征在于，所述第二发送模块包括依次连接的第三缓存单元、第三帧长控制单元、第三校验单元、第三时钟隔离单元、第三并串转换单元、 第三编码单元和第三低压差分接口单元，所述第三缓存单元、所述第三帧长控制单元、所述第三校验单元和所述第三编码单元分别与所述第二帧长控制模块连接； 所述第三缓存单元，用于缓存所述第二单元板的数据；所述第三帧长控制单元，用于在接收到所述第三校验单元反馈的数据处理结束信号后根据所述第二帧长读取所述第三缓存单元中的数据并将整帧数据传送给所述第三校验单元；所述第三校验单元，用于在接收的整帧数据后添加第三校验字并发送给所述第三时钟隔离单元，并在整帧数据处理结束后向所述第三帧长控制单元反馈数据处理结束信号；所述第三时钟隔离单元，用于将在第二本地时钟下接收的数据在第二域间时钟下发送给所述第三并串转换单元；所述第三并串转换单元，用于将所述第三时钟隔离单元时钟隔离后的并行数据转换成串行数据并发送给所述第三编码单元；所述第三编码单元，用于对所述串行数据进行编码并在每帧数据的头部添加同步头； 所述第三低压差分接口单元，用于将所述第三编码单元编码后的数据转换成差分信号数据并发送给所述第一接收模块；所述第一接收模块包括依次连接的第四低压差分接口单元、第四解码单元、第四串并转换单元、第四时钟隔离单元、第四帧长控制单元、第四校验单元、第四校验检测单元和第四缓存单元，所述第四解码单元、所述第四帧长控制单元、所述第四校验单元、所述第四校验检测单元和所述第四缓存单元分别与所述第一帧长控制模块连接；所述第四低压差分接口单元，用于将所述第三低压差分接口单元发送的差分信号数据转换成单端信号数据后发送给所述第四解码单元；所述第四解码单元，用于根据接收的单端信号数据中的同步头同步数据并进行解码； 所述第四串并转换单元，用于将所述第四解码单元解码后的串行数据转换成并行数据并发送给所述第四时钟隔离单元；所述第四时钟隔离单元，用于将在所述第二域间时钟下接收的数据在所述第一本地时钟下发送给所述第四帧长控制单元；所述第四帧长控制单元，用于在接收到所述第四校验单元反馈的数据处理结束信号后根据所述第二帧长读取所述第四时钟隔离单元中的整帧数据并传送给所述第四校验单元；所述第四校验单元，用于在接收的整帧数据后添加第四校验字并发送给所述第四校验检测单元，并在整帧数据处理结束后向所述第四帧长控制单元反馈数据处理结束信号；所述第四校验检测单元，用于对所述第四校验字进行校验检测，在校验检测无误后将整帧数据发送给所述第四缓存单元；所述第四缓存单元，用于缓存所述第四校验检测单元校验检测后的数据， 所述第二域间时钟的频率与所述第一域间时钟的频率相等。
4.根据权利要求2所述的通信接口，其特征在于，所述第一编码单元包括第一计数器， 所述第一计数器用于对编码的数据帧字节数进行计数，若数据帧满足有效字节与所述第一校验字字节之和，则所述第一编码单元向所述第一并串转换单元反馈编码结束信号以使所述第一并串转换单元读取新的数据帧；所述第二解码单元包括第二计数器，所述第二计数器用于对解码的数据帧字节数进行计数，若数据帧不满足有效字节与所述第一校验字字节之和，则所述第二解码单元向所述第二时钟隔离单元反馈错误信号以使所述第二时钟隔离单元清空相应的数据帧。
5.根据权利要求3所述的通信接口，其特征在于，所述第三编码单元包括第四计数器， 所述第四计数器用于对编码的数据帧字节数进行计数，若数据帧满足有效字节与所述第三校验字字节之和，则所述第三编码单元向所述第三并串转换单元反馈编码结束信号以使所述第三并串转换单元读取新的数据帧；所述第四解码单元包括第四计数器，所述第四计数器用于对解码的数据帧字节数进行计数，若数据帧不满足有效字节与所述第三校验字字节之和，则所述第四解码单元向所述第四时钟隔离单元反馈错误信号以使所述第四时钟隔离单元清空相应的数据帧。
6.根据权利要求3所述的通信接口，其特征在于，所述第一编码单元和所述第二解码单元的时钟频率为第一域间时钟的时钟频率的两倍；所述第三编码单元和所述第四解码单元的时钟频率为所述第二域间时钟的时钟频率的两倍。
7.根据权利要求3所述的通信接口，其特征在于，所述第一缓存单元、所述第二缓存单元、所述第三缓存单元和所述第四缓存单元为同步FIFO，所述第一时钟隔离单元、所述第二时钟隔离单元、所述第三时钟隔离单元、所述第四时钟隔离单元为异步FIFO。
8.根据权利要求1 7中任一项所述的通信接口，其特征在于，所述第一帧长控制模块包括第一寄存器组，所述第一寄存器组用于存储设定的所述第一帧长的值和所述第二帧长的值，以使所述第一发送模块和所述第一接收模块复位时进行数据帧的帧长参数设定；所述第二帧长控制模块包括第二寄存器组，所述第二寄存器组用于存储设定的所述第一帧长的值和所述第二帧长的值，以使所述第二发送模块和所述第二接收模块复位时进行数据帧的帧长参数设定。
9. 一种天基路由交换系统，包括主控路由交换板、用户接入板、馈线链路接口板和星间链路接口板，其特征在于，所述主控路由交换板与所述用户接入板之间的通信接口、所述主控路由交换板与所述馈线链路接口板之间的通信接口以及所述主控路由交换板与所述星间链路接口板之间的通信接口中至少一个为如权利要求1 8中任一项所述天基路由交换系统的通信接口。
全文摘要
本发明公开了一种天基路由交换系统的通信接口及天基路由交换系统，天基路由交换系统的通信接口包括第一接口和第二接口；第一接口包括第一发送模块、第一接收模块及与第一发送模块和第一接收模块分别连接的第一帧长控制模块；第二接口包括第二发送模块、第二接收模块及与第二发送模块和第二接收模块分别连接的第二帧长控制模块；第一帧长控制模块用于设定第一发送模块发送数据帧的帧长为第一帧长和设定第一接收模块接收数据帧的帧长为第二帧长；第二帧长控制模块用于设定第二发送模块发送数据帧的帧长为第二帧长和设定第二接收模块接收数据帧的帧长为第一帧长。本发明适用于天基路由交换系统的数据传输的速率可调节且稳定传输的单元板之间。
文档编号H04L29/10GK102158400SQ20111005125
公开日2011年8月17日 申请日期2011年3月3日 优先权日2011年3月3日
发明者张军, 张晓岩, 张涛, 苏阳 申请人:北京航空航天大学