专利名称：一种变速率变路数数字分路装置的制作方法
技术领域：
本实用新型公开了一种变速率变路数数字分路装置。
背景技术：
星载软件化处理转发器技术可以通过处理软件注入方式来解决卫星软件在轨功能固定的问题，这样可以大大扩展卫星通信系统使用的灵活性。另外，采用标准化、模块化的硬件和软件设计单元作为基本功能模块，通过一定数量的基本功能模块相互配合达到总的星上处理能力。FDMA是一种非常重要的卫星通信多址方式，采用FDMA可以减小卫星通信系统的复杂度，降低终端的重量、体积和功耗，非常适合移动通信和便携式通信。因此，FDMA波形软件包的开发是整个星载软件化处理转发器技术波形软件包的重要组成部分。星载软件化处理转发器技术中的FDMA软件波形包主要包括多载波的数字分路、多载波全数字解调以及多载波译码。多载波数字分路是整个FDMA软件波形包重要组成部分，通常用FPGA来实现。现有数字分路方法多根据项目的具体需求，设计对应于项目技术指标的数字分路的实现结构。这样的设计实现结构往往不具有通用性，如果技术指标有所变化则需要重新设计，降低了设计效率。例如文献1“A Novel ASIC for all-digital onboard Multicarrier Demodulation of Symbol-Synchronous FDMA" (F. Quaranta, Alenia Spazio)给出了一种针对特定的3种速率进行数字分路实现结构，采用ASIC的实现方式 (实现流程图如图2)；文献2“用TMS320C6X实现2m路信号全数字化整体解调算法研究”(周德锁，田红心，刘强，易克初，西安电子科技大学综合业务网国家重点实验室，西安，电子学报，2000年第1期)以DSP为实现主，进行了 32路，每路4. 8Kbps的数字分路。在相同的总带宽下，针对不同的业务及终端类型，FDMA中载波的个数及每个载波的速率将不同，因此对应的多载波数字分路的阶数和速率将不同。
实用新型内容本实用新型的技术解决问题是克服现有技术的不足，提供了一种变速率变路数数字分路装置。采用本实用新型实现了对低速变速率、变路数的多载波数字分路设备的通用设计。本实用新型的技术解决方案是一种变速率变路数数字分路装置，包括输入数据缓冲输出器、输入控制信号解析模块、输入数据缓存输出控制模块、滤波器系数存储器、滤波器系数输出控制模块、乘累加模块、FFT变换模块和系数调整模块。输入控制信号解析模块，接收输入的分路阶数控制字N、抽取因子控制字M和原型滤波器系数长度L ；输出分路阶数控制字N、抽取因子控制字M、每组原型滤波器长度Q，其中，L = Q*N ；[0010]输入数据缓冲输出控制模块，根据分路阶数控制字N、抽取因子控制字M以及每组原型滤波器长度Q，产生控制输入数据缓冲输出器的读地址信号，其中，M、N、Q分别控制每个分路输出数据产生的间隔，多相的个数和参与每组多相滤波的数据点的个数；并将产生的乘累加输出控制标志信号flagjiiac和FFT变换间隔标志信号f lag_ifft分别输出到乘累加模块；其中，当输入数据缓冲器，每产生Q个多相输入数据，就输出一个flagjiiac标志信号；每产生N个f lagjiiac标志信号就产生一个f IagjfTt信号；输入数据缓冲输出器，将接收的输入采样数据进行缓存，并根据接收到的读地址信号将采样数据分组后的多相输入数据输出到乘累加模块；滤波器系数输出控制模块，根据输入控制信号解析模块产生的分路阶数控制字N 和每组原型滤波器长度Q，产生输出到滤波器系数存储器的读地址信号；滤波器系数存储器，根据接收到的由滤波器系数输出控制模块产生的读地址信号将存储的滤波器系数分组输出到乘累加模块；乘累加模块，利用滤波器系数存储器输出的滤波器系数和输入的每组原型滤波器长度Q、乘累加输出控制标志信号flagjiiac对输入数据缓冲输出模块输出的多相输入数据进行乘累加处理；并将乘累加处理后获得的IFFT变换输入信号和接收到的FFT变换间隔标志信号flag_ifft输出到可变阶数FFT变换模块；可变阶数FFT变换模块，将接收到的FFT变换间隔标志信号flag_ifft作为IFFT 变换开始标志信号，并在分路个数信号控制下，对从乘累加模块输入的IFFT变换输入信号进行分路处理后，将获得的IFFT变换输出信号和输出到系数调整模块；系数调整模块，在接收到IFFT变换输出有效指示信号时，利用接收到分路阶数控制字N和抽取因子控制字M对可变阶数FFT变换模块输入的IFFT变换输出信号进行移相后将形成的数字分路信号输出。本实用新型与现有技术相比具有如下优点(1)本实用新型是在一般数字分路原理的基础上，结合FPGA器件的使用特性，利用FPGA器件速率与资源可以互换的特点，设计出了一种适合于低速可变速率、可变路数的通用数字分路FPGA实现结构。对于该实现结构，用户不需要重新设计FPGA程序，只需要改变输入控制参数(包括滤波器阶数N、抽取因子M、原型滤波器长度L以及系统最高工作时钟fw。rt与输入时钟fmain的关系控制字W)，就可以实现不同速率，不同路数信号的数字分路， 能大大节约用户的开发时间，提高设计效率。(2)本实用新型在进行多相滤波时，利用FPGA器件速率与资源可以互换的特点， 将传统的采用低速并行横向滤波器的实现方式改为高速串行乘累加实现方式，整个多相滤波紧需要2个乘法器，大大节省了硬件资源的开销。
图1为本实用新型结构图；图2为国外某卫星系统基于特定速率，特定路数的分路实现流程图；图3为输入控制信号解析模块示意图；图4为输入数据缓冲器模块示意图；图5为输入数据缓冲输出控制模块示意图；[0025]图6为滤波器系数存储器模块示意图；图7为滤波器系数存储器输出控制模块示意图；图8为乘累加模块示意图；图9为系数调整模块示意图。
具体实施方式
下面就结合附图对本实用新型做进一步介绍。数字分路中对应于每路输出信号的数学表达式如下
权利要求1.一种变速率变路数数字分路装置，其特征在于包括输入数据缓冲输出器、输入控制信号解析模块、输入数据缓存输出控制模块、滤波器系数存储器、滤波器系数输出控制模块、乘累加模块、FFT变换模块和系数调整模块。输入控制信号解析模块，接收输入的分路阶数控制字N、抽取因子控制字M和原型滤波器系数长度L ；输出分路阶数控制字N、抽取因子控制字M、每组原型滤波器长度Q，其中，L =Q*N ；输入数据缓冲输出控制模块，根据分路阶数控制字N、抽取因子控制字M以及每组原型滤波器长度Q，产生控制输入数据缓冲输出器的读地址信号，其中，M、N、Q分别控制每个分路输出数据产生的间隔，多相的个数和参与每组多相滤波的数据点的个数；并将产生的乘累加输出控制标志信号flagjiiac和FFT变换间隔标志信号flag_ifft分别输出到乘累加模块；其中，当输入数据缓冲器，每产生Q个多相输入数据，就输出一个flag_mac标志信号； 每产生N个flagjiiac标志信号就产生一个f IagjfTt信号；输入数据缓冲输出器，将接收的输入采样数据进行缓存，并根据接收到的读地址信号将采样数据分组后的多相输入数据输出到乘累加模块；滤波器系数输出控制模块，根据输入控制信号解析模块产生的分路阶数控制字N和每组原型滤波器长度Q，产生输出到滤波器系数存储器的读地址信号；滤波器系数存储器，根据接收到的由滤波器系数输出控制模块产生的读地址信号将存储的滤波器系数分组输出到乘累加模块；乘累加模块，利用滤波器系数存储器输出的滤波器系数和输入的每组原型滤波器长度 Q、乘累加输出控制标志信号flagjiiac对输入数据缓冲输出模块输出的多相输入数据进行乘累加处理；并将乘累加处理后获得的IFFT变换输入信号和接收到的FFT变换间隔标志信号flag_ifTt输出到可变阶数FFT变换模块；可变阶数FFT变换模块，将接收到的FFT变换间隔标志信号f Iagjfft作为IFFT变换开始标志信号，并在分路个数信号控制下，对从乘累加模块输入的IFFT变换输入信号进行分路处理后，将获得的IFFT变换输出信号和输出到系数调整模块；系数调整模块，在接收到IFFT变换输出有效指示信号时，利用接收到分路阶数控制字 N和抽取因子控制字M对可变阶数FFT变换模块输入的IFFT变换输出信号进行移相后将形成的数字分路信号输出。
2.根据权利要求1所述的一种变速率变路数数字分路装置，其特征在于所述输入数据缓冲输出控制模块产生的数据缓冲输出器的读地址信号和所述滤波器系数输出控制模块产生的滤波器系数存储器的读地址信号根据下式确定 ρ-ι
3.根据权利要求1所述的一种变速率变路数数字分路装置，其特征在于所述系数调整模块根据下式对输入的串行IFFT变换输出信号进行串行移相处理
专利摘要本实用新型公开了一种变速率变路数数字分路装置，包括输入数据缓冲输出器、输入控制信号解析模块、输入数据缓存输出控制模块、滤波器系数存储器、滤波器系数输出控制模块、FFT变换模块、系数调整模块和乘累加模块。采用本实用新型实现了对低速变速率、变路数的多载波数字分路设备的通用设计。
文档编号H04L5/00GK202218240SQ20112033316
公开日2012年5月9日 申请日期2011年9月6日 优先权日2011年9月6日
发明者孙洋, 惠腾飞, 王战强, 翟盛华, 赖晓玲 申请人:西安空间无线电技术研究所