专利名称：知晓性能和话务的异类性互联网络的制作方法
知晓性能和话务的异类性互联网络
背景技术：
许多计算机系统由单独的组件所构成，诸如，耦合到母板或系统的其他电路板的集成电路(1C)。随着可被结合入单个IC的处理单元的处理能力和数量的不断增加，由单个IC形成的系统(诸如，片上系统SoC)可被结合入不同的设备中，诸如，移动设备、嵌入式系统,等等。为了将诸个组件连接在一起，使用了一些类型的互联网络，并且也存在一个或多个路由器。当前，系统的多个路由器是高度异类化的路由器的不同端口以相同的速度进行操作，并且端口的不同虚拟通道(VC)或其他独立通路也是这样。在SoC的实际使用中，存在有不匹配，其中跨越诸个端口的平衡话务以及跨越诸个虚拟通道的等额关键性实际上是很少见的情况。跨越多个端口和VC的异类性设计不可避免地导致了诸个组件上的非最优功率消耗(其中可接受更低的速度)，并导致诸个组件处的性能降低(其中更高的处理速度 将有利于关键消息)。附图简述图I是根据本发明实施例的系统的框图。图2是根据本发明实施例的路由器的框图。图3是根据本发明另一实施例的路由器的框图。图4是根据本发明一个实施例的以分组为基础进行控制的缓冲器的框图。详细描述在多个实施例中，可提供异类性的路由器微体系结构。在高层上，路由器的不同端口、端口的不同虚拟通道和/或甚至共享一个虚拟通道的不同分组都可被允许在不同的时钟和电压下工作，以匹配于处理元件和分组软件语义中的内在异类性。为了实现异类性控制，路由器的一个或多个功率控制器可被用于提供单独的频率电压对，以用于在每个端口、通道、和/或分组上的更好的性能/功率使用。诸个实施例可与许多不同类型的系统一起使用。在一些实现方式中，诸如片上网络(NoC)之类的片上系统(SoC)可包括许多个核，这些核经由网状类型的互联系统而被耦合。参见
图1，所示为根据本发明实施例的系统的框图。如图I所示，系统100可以是片上系统，包括多个处理引擎IlOu — 110n，m。在多个实施例中，这些处理引擎可以是核，诸如多核处理器的相对简单的顺序执行微体系结构中的通用核。或者处理引擎可以是同类性的或异类性的处理引擎，具有某些专用功能，诸如解码、分组处理或其他这样的功能。如图所示，处理引擎110被耦合在网状互联中，其中每个处理器被耦合到多个路由器120^+12(^^3对应路由器上。每个这样的路由器可包括多个端口，每个端口包括多个虚拟通道，如下文将要描述的。这些不同的路由器可被控制为具有不同的操作参数(诸如，不同的电压和频率水平)以实现经由这些路由器的通信中的差异性。如图I中进一步示出的，也可存在存储器控制器 130。如图I的实施例所示出的，因为不同类型的话务以不同方向移动通过路由器，路由器的单独端口可以被独立地控制，以实现以功耗来衡量的所需处理能力。例如，从存储器控制器130至处理器Pl的话务主要在一个方向上，以粗线段示出。这个情景表示用于具有写回高速缓存的存储器层次的情况，其中来自主存储器的读话务通常是几倍高于去往存储器的写话务。在例如路由器Rl上，来自存储器控制器的输入端口将得益于比来自路由器1202；1的输入要高得多的时钟。此外，高速缓存一致性系统中的特定分组类型可被分类为不同的关键度水平。当使用分组的关键度将分组映射到虚拟通道上时，“所有分组单一时钟”的设计是非最优的。下面的表I示出了一个通信协议中的分组的三个关键度水平。如所示出的，高速缓存一致性多核处理器中的消息类型具有与应用的性能有关的不同关键度属 性。在表I的示例中，分组关键度的三个水平可以基于分组的内容。通常，最关键的分组是那些与高速缓存一致性消息类型有关的分组，包括多种响应(Rsp)、嗅探分组(Snp)以及冲突确认(AckCnflt)。接下来，中等关键度的分组涉及转发数据的其他响应、特定读请求(Rd)以及无效消息(Inv)。最后，写回请求(Wb)类型的消息可具有最低的优先级。例如，将RspI分组延后通常会延长高速缓存命中延迟，而将WbMtoI延后则通常是无害的。表I
权利要求
1.ー种方法，包括 确定第一缓冲器的占用率水平，所述第一缓冲器属于耦合到多个路由器以及至少ー个处理器的路由器的第一端ロ； 将所述第一缓冲器的所述占用率水平与第一阈值相比较；以及 至少部分基于所述比较，控制所述第一端ロ在第一电压和频率上操作，其中所述路由器的至少ー个其他端ロ被控制在第二电压和频率上操作。
2.如权利要求I所述的方法，其特征在于，还包括基于所述占用率水平的变化，动态地控制所述第一端ロ在不同的电压和频率上操作。
3.如权利要求I所述的方法，其特征在于，还包括静态地控制所述路由器的第二端ロ在所述第二电压和频率上操作，该静态控制是基于通过所述路由器的预期话务模式的先验知识。
4.如权利要求I所述的方法，其特征在于，还包括基于第一分组的虚拟通道标识符，将所述第一分组路由到所述第一缓冲器。
5.如权利要求4所述的方法，其特征在于，还包括当对应于所述第一缓冲器的点数可用时，从与所述第一缓冲器的输出相耦合的输出多路复用器中选择所述第一分组，并将所述第一分组路由到第二路由器的预定端ロ。
6.如权利要求I所述的方法，其特征在于，还包括当所述第一缓冲器存储至少ー个数据分组吋，将所述第一端ロ的至少ー个其他缓冲器以及到达/输出链路置于低功率状态。
7.如权利要求I所述的方法，其特征在干，进ー步包括 将所述第一端ロ的多个缓冲器的占用率水平与所述第一阈值相比较；以及 至少部分基于所述比较，控制所述多个缓冲器在所述第一电压和频率上操作。
8.如权利要求I所述的方法，其特征在于，还包括基干与所述多个缓冲器中的每ー个相关联的消息关键度，控制所述第一端ロ的所述多个缓冲器中的每ー个在単独的电压和频率上操作。
9.一种设备,包括 路由器，具有多个端ロ，每个端ロ包括并列耦合在输入多路复用器和输出多路复用器之间的多个虚拟通道缓冲器，其中所述多个端口中的每ー个都被単独地控制在所选的频率一电压对上操作。
10.如权利要求9所述的设备，其特征在于，所述单独地控制是基于对应端ロ的至少ー个虚拟通道缓冲器的占用率。
11.如权利要求10所述的设备，其特征在于，端ロ的多个虚拟通道缓冲器中的每ー个都将以单个分组为基础被単独地控制在不同的频率ー电压对上操作。
12.如权利要求9所述的设备，其特征在干，当所述多个端ロ的第一端ロ的最高优先级虚拟通道缓冲器正存储至少ー个分组时，所述第一端ロ的其他虚拟通道缓冲器被置于低功率状态，其中每ー个虚拟通道缓冲器都与将要被存储在对应的虚拟通道缓冲器中的分组的优先级水平相关联。
13.如权利要求9所述的设备，其特征在于，还包括占用率监控逻辑，耦合到所述多个端ロ的第一端ロ，用于确定所述第一端ロ的占用率水平，并将所述占用率水平与一阈值相比较，其中所述第一端ロ的所选频率一电压对是至少部分基于所述比较的。
14.如权利要求13所述的设备，其特征在于，还包括控制器，包括时钟控制器和电压调节器，所述时钟控制器用于接收全局时钟信号并基于用于所述多个端口中的每ー个的比率信号以及所述全局时钟信号而将不同的时钟信号提供给所述多个端口中的每ー个，所述电压调节器用于接收电压信号并基于所述比率信号以及所述电压信号而将不同的已调节电压输出给所述多个端口中的每ー个。
15.如权利要求14所述的设备，其特征在于，所述控制器从第一输入分组接收第一比率信号，并生成写时钟信号以将所述第一输入分组存储在所述第一端ロ的第一虚拟通道缓冲器中，所述写时钟信号是根据在所述第一输入分组的首部中所接收到的所述第一比率信号。
16.如权利要求15所述的设备，其特征在于，根据对应的比率信号，以不同的速度来处理所述第一输入分组以及存储在所述第一虚拟通道缓冲器中的第二输入分组。
17.如权利要求9所述的设备，其特征在于，对所述多个端ロ的单独控制是静态地基于通过所述路由器的预期话务模式的先验知识。
18.—种系统,包括 多个处理引擎； 至少ー个存储器控制器；以及 多个路由器，经由互联网络耦合所述处理引擎和所述至少一个存储器控制器，其中每个路由器包括多个端ロ、交叉块、输出选择逻辑、占用率监控逻辑、以及控制器，每个端ロ具有耦合在输入多路复用器和输出多路复用器之间的多个并行缓冲器，所述交叉块耦合到所述输出多路复用器，所述输出选择逻辑耦合到所述输出多路复用器以及所述交叉块以选择来自所述输出多路复用器的分组并选择所述多个路由器中的另ー个路由器的端ロ以接收所述分组，所述占用率监控逻辑耦合到所述多个并行缓冲器以确定所述多个并行缓冲器中的每ー个的占用率水平并将对应的占用率水平与一阈值进行比较以生成结果，所述控制器接收所述结果、全局时钟信号以及电压信号并至少部分基于所述结果而提供用于所述多个并行缓冲器中的每ー个的频率ー电压对，其中每个并行缓冲器可在异类性的频率ー电压对上操作，并且所述多个处理引擎、所述至少一个存储器控制器、以及所述多个路由器被配置在单个半导体管芯上。
19.如权利要求18所述的系统，其特征在于，其中每个路由器可被控制以进ー步以单个分组为基础而在异类性频率一电压对上操作。
20.如权利要求18所述的系统，其特征在于，所述多个路由器中的一个路由器的至少一个端ロ在静态电压和频率上操作，所述静态电压和频率是基于通过所述至少一个端ロ的预期话务模式的先验知识。
全文摘要
在一个实施例中，一种方法包括将路由器的端口的缓冲器的占用率水平与阈值相比较，以及至少部分基于所述比较而控制所述端口在第一电压和频率上操作，并且该路由器的至少一个其他端口被控制在第二电压和频率上操作。也描述并要求保护其他的实施例。
文档编号H04L12/28GK102823214SQ201180017347
公开日2012年12月12日 申请日期2011年3月29日 优先权日2010年3月29日
发明者S·R·范加尔, N·Y·博卡, 方震 申请人:英特尔公司