专利名称：低功耗数字域累加cmos-tdi图像传感器的制作方法
技术领域：
本发明涉及数模混合集成电路设计领域，特别涉及降低数字域累加CMOS-TDI图像传感器功耗的方法，具体讲涉及低功耗数字域累加CMOS-TDI图像传感器。
背景技术：
图像传感器可将镜头获得的光信号转换成易于存储、传输和处理的电学信号。图像传感器按照工作方式可以分为面阵型和线阵型。面阵型图像传感器的工作原理是以呈ニ 维面阵排布的像素阵列对物体进行拍摄以获取ニ维图像信息，而线阵型图像传感器的工作原理是以呈一维线阵排布的像素阵列通过对物体扫描拍摄的方式来获取ニ维图像信息，其中线阵型图像传感器的工作方式參考图I。线阵型图像传感器以其特殊的工作方式被广泛应用在航拍、空间成像、机器视觉和医疗成像等众多领域。但是由于在线阵型图像传感器的像素曝光期间物体始終在移动，因此像素的曝光时间严重受限于线阵型图像传感器相对被拍摄物体的移动速度，尤其在高速运动低照度应用环境下(例如空间成像)线阵型图像传感器的信噪比(Signal to Noise Ratio, SNR)会变得非常低。为解决SNR低的问题，有人提出了时间延时积分(Time Delay Integration,TDI)技术,其能够增加线阵图像传感器的 SNR和灵敏度，它以其特殊的扫描方式，通过对同一目标进行多次曝光，实现很高的SNR和灵敏度，因此特别适用于高速运动低照度的环境下。TDI的基本原理是使用面阵排布的像素阵列以线阵扫描的方式工作，进而可实现不同行的像素对移动中的同一物体进行多次曝光，并将每次曝光结果进行累加，等效延长了像素对物体的曝光积分时间，因此可以大幅提升SNR和灵敏度。TDI技术最早是通过电荷稱合器件(Charge Coupled Device,CO))图像传感器实现的，CCD图像传感器也是实现TDI技术的理想器件，它能够实现无噪声的信号累加。目前 TDI技术多应用在CXD图像传感器中，普遍采用的CXD-TDI图像传感器的结构类似一个长方形的面阵C⑶图像传感器，但是其以线扫的方式工作，如图2所示，CXD-TDI图像传感器的エ 作过程如下n级CXD-TDI图像传感器一共有n行像素，某一列上的第一行像素在第一个曝光周期内收集到的电荷并不直接输出，而是与同列第二个像素在第二个曝光周期内收集到的电荷相加，以此类推CCD-TDI图像传感器最后一行(第n行)的像素收集到的电荷与前面n-1次收集到的电荷累加后再按照普通线阵CCD器件的输出方式进行读出。在CCD-TDI 图像传感器中，输出信号的幅度是n个像素积分电荷的累加，即相当于ー个像素n倍曝光周期内所收集到的电荷，输出信号幅度扩大了 n倍而噪声的幅度只扩大了ム倍，因此信噪比可以提高ふ倍。但是由于CCD图像传感器存在功耗大集成度低等缺点，目前其在各个领域的应用都在逐渐被CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体) 图像传感器所替代。在现有技术中，有人提出通过在CMOS图像传感器内部集成模拟信号累加器的方法来实现TDI技木，即像素输出的模拟信号先进入模拟信号累加器中完成对相同曝光信号的累加，然后将完成累加的模拟信号送入ADC进行量化输出。但是通过累加模拟信号的方式实现CMOS-TDI图像传感器会消耗较大功耗和较大的芯片面积，而且模拟信号加法器本身也会在模拟信号累加过程中引入较大噪声，因此很难实现较高的TDI级数。而通过数字域信号累加完成CMOS-TDI图像传感器就会大幅缩减芯片功耗和面积的开销并且容易实现较高的TDI级数，数字域信号累加是先将像素输出的信号送入ADC经行量化然后将量化后的数字信号送入数字域累加器中完成相同曝光信号的累加，最后将完成累加的信号直接输出。但是在现有技术中要实现较高行频的数字域累加的CMOS-TDI图像传感器需要转换速率较高的ADC，因此在实现高行频时很难降低CMOS-TDI图像传感器的功耗。
发明内容
本发明旨在解决克服现有技术的不足，提供一种不降低CMOS-TDI图像传感器行频的基础上可以降低ADC的转换速率，进而降低传感器的功耗，为达到上述目的，本发明采取的技术方案是，低功耗数字域累加CMOS-TDI图像传感器，包括n+k行Xm列的像素阵列、列并行信号预处理电路、列并行逐次逼近型模数转换器、列并行数字域累加器、列并行除法器、时序控制电路和输出移位寄存器，此外还包括在列并行数字域累加器中再增加 n+k+1个粗量化存储单元，用于存储粗量化结果；n次细量化结果的存储单元；将n次细量化的结果进行累加后输出即完成n级TDI信号累加。所述粗量化存储单元、n次细量化结果的存储单元及累加装置进一步具体为由数字加法器、多路选通器、存储器A阵列、另一存储器B阵列、单向总线I、双向总线2、双向总线3、双向总线4和单向总线5组成，其中存储器A用于存储细量化结果，另一存储器B用于存储粗量化结果；逐次逼近型模数转换器的输出端通过单向总线I连接到数字加法器的输入端，数字加法器的输出端和另一输入端通过双向总线2连接到多路选通器，多路选通器的通路B与另一存储器B阵列通过双向总线3连接，多路选通器的通路A与存储器A阵列通过双向总线4连接，存储器B阵列再通过单向总线5与逐次逼近型模数转换器中的数模转换器相连接。所述粗量化存储单元、n次细量化结果的存储单元及累加装置进一步连接、时序控制关系为图像传感器共有原始n行像素和新增加的k行像素，开始工作后添加的k行像素预先对出现的物体A进行了 k次曝光，第Pl行像素的输出结果经过列并行逐次逼近型模数转换器粗量化后存入数字累加器中存储器B中，假设存入第n个存储器，即存储器Bn ;然后第P2行像素对相同物体A的曝光结果经过逐次逼近型模数转换器粗量化后的数字信号通过总线I送入数字加法器的输入端，存储器Bn中的数据经过总线3和多路选通器再经过总线2送入数字加法器的另一输入端，最后数字加法器的输出结果通过总线2、多路选通器、 总线3再送回到存储器Bn中，以此类推直到前k行像素输出的信号均累加后存储在存储器 Bn中；在逐次逼近型模数转换器细量化阶段，当第I行像素完成物体A的曝光后，其输出的信号送入逐次逼近型模数转换器的比较器的正输入端，同时将存储器Bn中的数据除以k取平均后经过总线5送入到逐次逼近型模数转换器中的数模转换器中，使逐次逼近型模数转换器在粗量化结果的基础上继续对输入模拟信号进行逐次逼近以完成细量化的过程，最终逐次逼近型模数转换器的输出结果即是对当前曝光信号的完整量化，量化的结果存储在存储器An中，以此类推，当存储器An中的信号完成n次累加后进行输出；累加器的输出结果送入到除法器中以还原信号位宽，最后通过移位寄存器将所有列的信号串行输出。
本发明的技术特点及效果在原像素阵列的基础上再额外增加k行像素，通过SAR ADC为这k行像素对相同物体A的曝光结果进行k次粗量化，对k次粗量化结果除以k进行平均以降低粗量化出错的风险。对于X位的SAR ADC需要逐次逼近X次完成量化，将SAR ADC的x次逼近操作分成只有x/2次逼近操作的粗量化过程和只有x/2次逼近操作的细量化过程。当原始像素阵列开始对物体A曝光后，其像素输出信号的量化可以在粗量化的基础上继续量化。因此SAR ADC每次对像素输出信号的量化过程由原来的X次逼近变为x/2次逼近，所以在保持量化时间不变的情况下可以将SAR ADC的转换速率降低为原来的1/2，进而可以降低整体芯片的功耗。
图I是现有技术提供的线阵图像传感器的工作模式示意图。图2是现有技术提供的CXD-TDI图像传感器的工作原理示意图。图3是本发明提供的CMOS-TDI图像传感器电路架构图。图4是本发明提供的数字域累加器的架构图。图5是本发明提供的SAR ADC的工作过程示意图。
具体实施例方式在n行m列像素阵列的基础上再增加k行(Pl Pk)预处理像素，新增加的k行预处理像素位于原像素阵列迎着物体移动的方向，传感器架构可參考图3。所述的数字域累加CMOS-TDI图像传感器主要包括n+k行Xm列的像素阵列、列并行信号预处理电路(⑶S& 信号放大)、列并行SAR ADC(逐次逼近型ADC)、列并行数字域累加器、列并行除法器、时序控制电路和输出移位寄存器。在现有技术中，有人使用过采样的方法实现CMOS-TDI图像传感器对相同物体曝光的同步性，所述的数字域累加CMOS-TDI图像传感器同样采用过采样率为(n+k+lV(n+k)的滚筒式曝光以实现増加k行像素后仍能保证不同行像素对相同物体曝光的同步性。所谓过采样率为(n+k+l)/(n+k)的滚筒式曝光即在ー个曝光周期内从第I 行像素到第n+k行像素逐次开始曝光后第I行再増加一次曝光开始，这样在一个曝光周期内n+k行像素会输出n+k+1个数据，因此数字域累加器中需要n+k+1级存储単元，为简化存储单元的控制时序，对同一物体的曝光结果的粗细量化结果分别存储在同级的粗细存储单元中，因此分别需要n+k+1级粗量化和细量化存储单元。TDI图像传感器的特点是相同物体会逐次通过图像传感器的每一行像素进行曝光，因此对同一物体曝光后输出的信号会重复多次出现，最后将这些信号进行累加即可提升图像传感器的SNR。因为这些信号都是对相同物体的曝光结果，所以在电压幅值上可以认为这些信号都近似相等，而这些信号的微小差别是由噪声引起的。因此新增加的k行像素可以对相同物体额外增加k次曝光输出，这样可以通过现有技术提供的SAR ADC (逐次逼近型ADC)先对这k个曝光输出信号进行k次粗量化，然后取k次粗量化的平局值作为粗量化的结果以降低粗量化出错的风险，然后当原像素阵列开始曝光后可以在粗量化的基础上再进行n次细量化，将n次细量化的结果进行累加后输出即可完成n级TDI信号累加。如果使用的SAR ADC的位数为X位，对于现有技术其需要逐次逼近X次才能完成对输入信号的X位量化；如果使用本发明提出的量化方法可设粗量化阶段逐次逼近χ/2次，然后细量化阶段再逐次逼近χ/2次，因此对于同样的读出时间SAR ADC的逐次逼近的次数可以降低为原来的一半，因此在保持读出时间不变的情况下可以将SAR ADC的转换速率降低为原来的O. 5倍。因为SAR ADC每次逼近的结果都可以通过数字信号存储和还原，所以SAR ADC的粗量化结果可以很容易的通过数字存储器进行保存，因此在数字域累加器中再增加n+k+1 个粗量化存储单元。本发明提出的SAR ADC和数字累加器的结构参考图4，其主要由SAR ADC、数字加法器、多路选通器、存储器A阵列(Al Αη+k+l)、存储器B阵列(BI Βη+k+l)、 单向总线I、双向总线2、双向总线3、双向总线4和单向总线5组成，其中存储器A用于存储细量化结果，存储器B用于存储粗量化结果。SAR ADC的输出端通过单向总线I连接到数字加法器的输入端，数字加法器的输出端和另一输入端通过双向总线2连接到多路选通器，多路选通器的通路B与存储器B阵列通过双向总线3连接，多路选通器的通路A与存储器A阵列通过双向总线4连接，存储器B阵列再通过单向总线5与SAR ADC中的DAC相连接。其具体工作过程如下图像传感器开始工作后添加的k行像素(Pl Pk)预先对出现的物体A进行了 k次曝光，第Pl行像素的输出结果经过列并行SAR ADC粗量化后存入数字累加器中存储器B中(假设存入第η个存储器，即存储器Bn);然后第Ρ2行像素对相同物体 A的曝光结果经过SARADC粗量化后的数字信号通过总线I送入数字加法器的输入端，存储器Bn中的数据经过总线3和多路选通器再经过总线2送入数字加法器的另一输入端，最后数字加法器的输出结果通过总线2、多路选通器、总线3再送回到存储器Bn中，以此类推直到前k行像素输出的信号均累加后存储在存储器Bn中；在SAR ADC细量化阶段，当第I行像素完成物体A的曝光后,其输出的信号送入SAR ADC的比较器的正输入端，同时将存储器 Bn中的数据除以k取平均后经过总线5送入到SAR ADC中的DAC中，使SAR ADC在粗量化结果的基础上继续对输入模拟信号进行逐次逼近以完成细量化的过程，最终SAR ADC的输出结果即是对当前曝光信号的完整量化，量化的结果存储在存储器An中，以此类推，当存储器An中的信号完成η次累加后进行输出。累加器的输出结果送入到除法器中以还原信号位宽，最后通过移位寄存器将所有列的信号串行输出。为使本发明的目的、技术方案和优点更加清晰，下面将结合实例给出本发明实施方式的具体描述。首先以一个6位满量程为Vref的SAR ADC为例说明其粗细量化的过程， 量化过程参考图5，在粗量化阶段逐次逼近三次，然后将粗量化结果进行存储，进入细量化阶段后SARADC在粗量化结果的基础上再逐次逼近四次即完成了对输入信号的6位精度量化，因此SARADC的细量化时间就可以降低为约原量化时间的一半。下面结合一个CMOS-TDI图像传感器的实例来对本发明作进一步的描述像素阵列大小为128行X 1024列的CMOS-TDI图像传感器，像素大小15 μ mX 15 μ m，如果采用双边读出(即在版图Layout的布局上，像素阵列上下两侧各放置512个读出电路)每列读出电路可用的Layout宽度为30 μ m。其中列并行ADC采用10位的SAR ADC0要实现128级累加时达到8K的行频，如果采用现有技术提供的工作方式，传感器需要转换率为IMHz的SAR ADC,即在I μ s的时间内要逐次逼近10次，每次逼近需要IOOns时间。采用本发明提供的方式如果粗细量化均设定为5位，则同样实现8Κ行频时SAR ADC在I μ s的时间内只需逐次逼近5次，每次逼近变为200ns，因此可将SAR ADC的转换速率由原来的IMHz降低为500KHz。 因此可以将SAR ADC的功耗降低约为原来的1/2。
权利要求
1.一种低功耗数字域累加CMOS-TDI图像传感器，包括n+k行Xm列的像素阵列、列并行信号预处理电路、列并行逐次逼近型模数转换器、列并行数字域累加器、列并行除法器、时序控制电路和输出移位寄存器，其特征是，还包括在列并行数字域累加器中再增加 η+k+l个粗量化存储单元，用于存储粗量化结果；n次细量化结果的存储单元；将η次细量化的结果进行累加后输出即完成η级TDI信号累加。
2.如权利要求I所述的传感器，其特征是，所述粗量化存储单元、η次细量化结果的存储单元及累加装置进一步具体为由数字加法器、多路选通器、存储器A阵列、另一存储器B 阵列、单向总线I、双向总线2、双向总线3、双向总线4和单向总线5组成，其中存储器A用于存储细量化结果，另一存储器B用于存储粗量化结果；逐次逼近型模数转换器的输出端通过单向总线I连接到数字加法器的输入端，数字加法器的输出端和另一输入端通过双向总线2连接到多路选通器，多路选通器的通路B与另一存储器B阵列通过双向总线3连接， 多路选通器的通路A与存储器A阵列通过双向总线4连接，存储器B阵列再通过单向总线 5与逐次逼近型模数转换器中的数模转换器相连接。
3.如权利要求2所述的传感器，其特征是，所述粗量化存储单元、η次细量化结果的存储单元及累加装置进一步连接、时序控制关系为图像传感器共有原始η行像素和新增加的k行像素，开始工作后添加的k行像素预先对出现的物体A进行了 k次曝光，第Pl行像素的输出结果经过列并行逐次逼近型模数转换器粗量化后存入数字累加器中存储器B中， 假设存入第η个存储器，即存储器Bn ;然后第Ρ2行像素对相同物体A的曝光结果经过逐次逼近型模数转换器粗量化后的数字信号通过总线I送入数字加法器的输入端，存储器Bn中的数据经过总线3和多路选通器再经过总线2送入数字加法器的另一输入端，最后数字加法器的输出结果通过总线2、多路选通器、总线3再送回到存储器Bn中，以此类推直到前k 行像素输出的信号均累加后存储在存储器Bn中；在逐次逼近型模数转换器细量化阶段，当第I行像素完成物体A的曝光后，其输出的信号送入逐次逼近型模数转换器的比较器的正输入端，同时将存储器Bn中的数据除以k取平均后经过总线5送入到逐次逼近型模数转换器中的数模转换器中，使逐次逼近型模数转换器在粗量化结果的基础上继续对输入模拟信号进行逐次逼近以完成细量化的过程，最终逐次逼近型模数转换器的输出结果即是对当前曝光信号的完整量化，量化的结果存储在存储器An中，以此类推，当存储器An中的信号完成η次累加后进行输出；累加器的输出结果送入到除法器中以还原信号位宽，最后通过移位寄存器将所有列的信号串行输出。
全文摘要
本发明涉及数模混合集成电路设计领域。为提供一种不降低CMOS-TDI图像传感器行频的基础上可以降低ADC的转换速率，进而降低传感器的功耗，为达到上述目的，本发明采取的技术方案是，低功耗数字域累加CMOS-TDI图像传感器，包括n+k行×m列的像素阵列、列并行信号预处理电路、列并行逐次逼近型模数转换器、列并行数字域累加器、列并行除法器、时序控制电路和输出移位寄存器，此外还包括在列并行数字域累加器中再增加n+k+1个粗量化存储单元，用于存储粗量化结果；n次细量化结果的存储单元；将n次细量化的结果进行累加后输出即完成n级TDI信号累加。本发明主要应用于数模混合集成电路设计。
文档编号H04N5/3745GK102595066SQ20121005472
公开日2012年7月18日 申请日期2012年3月5日 优先权日2012年3月5日
发明者史再峰, 姚素英, 徐江涛, 聂凯明, 高岑, 高静 申请人:天津大学