专利名称：时间同步的校准系统的制作方法
技术领域：
本发明涉及同步时间校准领域，具体地说，是涉及一种时间同步的校准系统。
背景技术：
在现有技术中，信息无处不在，同时信息的收发、交换及处理设备也是无处不在的。很多时候，都需要对信号的接收时间进行记录，然后把与信号相关的信息数据进行打包，以便在后端对信号再进行相应的处理。尤其是在能够对信息进行收发、交换以及处理的设备中，前端主要的工作是完成信号的接收、处理，并获取相关的数据，提取相关的信息，然后将信息打包送给后端；后端主要的工作是将所获取的信息按照时间顺序进行相应地存贮，以利于后续的处理。其中，在上述过程中就需要对信号的接收时间进行标记和传输。上述提及的操作所涉及的设备，一般由射频单元(包括天线、接收单元)、信号处理単元和信息处理单元组成。其中，射频单元主要由模拟电路组成，模拟电路无法保存时间信息；信息处理单元具备时间信息，但是由于其在信号(信息)处理顺序上的不同，无法在信号的级别上进行时间标记。因此，能够对信号进行时间标记的部分只有信号处理单元。其中，信号处理单兀包含FPGA(Field — Programmable Gate Array,即现场可编程门阵列)或CPLD (Complex Programmable Logic Device,即复杂可编程逻辑器件)、以及DSP(Digital Signal Processing,即数字信号处理器)/单片机等嵌入式芯片,FPGA (Field —Programmable Gate Array,即现场可编程门阵列)或 CPLD (Complex Programmable LogicDevice,即复杂可编程逻辑器件)主要负责完成信号的收发处理，将信号转换成数据后，由DSP (Digital Signal Proce ssing,即数字信号处理器)/单片机等进行简单的变换、打包，然后送给信息处理单元进行信息级别的处理。信息处理单元直接与用户面对，提供友好的人机接ロ，主要由显示、操作设备及信息处理器组成，如安装有操作系统的计算机，在完成信息处理的同时，将所处理的结果以合适的方式呈现给用户，并对用户操作进行反馈。为了使信号级别能够对信号进行准确地处理，就需要精确的记录信号的接收时间，这里的接收时间应该与信号到达设备的时间相一致。为了与后端的信息处理单元匹配，接收时间不仅要包含年、月、日、时、分、秒，还要包含秒以内的时间，一般至少应达到us (微秒)量级，甚至可能需要ns (纳秒)量级，记录的精度直接关系到信息处理的功能和性能。而如此精确的时间只能在前端的信号处理单元中的FPGA (Field — Programmable GateArray,即现场可编程门阵列)或CPLD (Complex Programmable Logic Device,即复杂可编程逻辑器件)中实现，而这些器件中一般不存在通常意义上的时间标记，也就不能精确的记录信号的接收时间。因此，如何解决在FPGA或CPLD中实现时间标记的记录，并与后端的信息处理单元的时间同步，便成为亟待解决的技术问题。
发明内容
本发明所要解决的技术问题是提供一种时间同步的校准系统，以解决在FPGA或CPLD中无法实现时间标记的记录、以及无法精确记录信号的接收时间的问题。为解决上述技术问题，本发明提供了一种时间同步的校准系统，其特征在于，该系统包括接收单元、信号处理单元、信息处理单元和射频测试単元；其中，所述接收単元，与所述信号处理单元和射频测试単元相耦接，用于接收外部传送的射频信号同时启动所述射频测试单元进行计时，并将所述射频信号转化为数字信号发送给所述信号处理单元；所述信号处理单元，与所述接收単元、信息处理单元和射频测试単元相耦接，用于将所述接收单元发送的数字信号转换成数据，然后对该数据进行解析得出其中的信息，并对该信息进行打包处理，同时接收来自所述射频测试単元的时差进行时间校准后，将该信息发送给所述信息处理单元；所述信息处理单元，与所述信号处理单元相耦接，用于将所述信号处理单元发送的信息进行整理、分类和/或保存处理；所述射频测试单元，与所述接收単元和信号处理单元相耦接，用于所述接受単元接收到外部传送的射频信号时开始计时，当所述信号处理单元对数字信号转换成数据后停止计时，并计算时差，然后将该时差发送给所述信号处理单元。进ー步地，其中，所述信号处理单元，包括接ロ电路、FPGA/CPLD单元和单片机；其中， 所述接ロ电路，与所述接收単元和FPGA/CPLD単元相耦接，用于将所述接收単元发送的数字信号转换成数据，然后对该数据进行解析得出其中的信息，并对该信息进行打包处理后，将该信息发送给所述单片机；所述FPGA/CPLD単元，与所述接ロ电路、单片机和射频测试単元相耦接，用于在所述接ロ电路接收到数字信号后启动第一计时并进行第一计数值发送给所述射频测试单元，接收所述射频测试单元发送的校准初始化命令信号，然后发送给所述单片机处理，同时接收所述单片机发送的校准起始脉冲启动第二计时并进行计数，还用于接收到校准结束脉冲后停止第二计时保存第二计数值并发送给所述单片机；所述单片机，与所述FPGA/CPLD単元、信息处理单元和射频测试単元相耦接，用于将所述FPGA/CPLD单元发送的校准初始化命令信号进行解析并识别，然后发送一校准起始命令信号给所述信息处理单元，同时发送一校准起始脉冲给所述FPGA/CPLD単元，并获取第一计数值，接收来自所述信息处理单元的校准结束应答信号生成校准结束脉冲给所述FPGA/CPLD单元，根据所述FPGA/CPLD单元发送的第二计数值得出第二时差，以及接收所述射频测试单元发送的第一时差，得出第三计数值，根据该第三计数值得出第四计数值，通过所述第四计数值进行时间校准后，将所述信息发送给所述信息处理单元；所述信息处理单元，还用于接收到所述单片机的校准起始命令信号后，发送校准结束应答信号给所述单片机。进ー步地，其中，所述根据所述FPGA/CPLD单元发送的第二计数值得出第二时差，以及接收所述射频测试单元发送的第一时差，得出第三计数值，进一歩包括
所述单片机将所述第二时差除以2然后结合第一时差得出第三时差，井根据所述第三时差得出对应的第三计数值。进ー步地，其中，所述根据该第三计数值得出第四计数值，进一歩包括所述第四计数值为所述第三计数值与第一计数值的差。进ー步地，其中，所述信息处理单元，进ー步为具有操作系统的信息处理单元。进ー步地，其中，所述接收単元和信号处理单元之间通过嵌入式总线或信号接ロ相率禹接。进ー步地，其中，所述信号处理单元和信息处理单元之间通过串行通信链路方式相率禹接。进ー步地，其中，所述脉冲的宽度为3至5个时钟周期。进ー步地，其中，所述单片机，为具备中央处理单元(CPU)、指令总线和数据总线架构的处理芯片。进ー步地，其中，还包括天线，与所述接收単元相耦接，用于接收外部环境中的射频信号并发送至所述接收単元。与现有技术相比，本发明所述的ー种时间同步的校准系统，达到了如下效果I)本发明所述的ー种时间同步的校准系统，解决了在FPGA或CPLD中无法实现时间标记的记录、以及无法精确记录信号的接收时间的问题，同时在完成參数测量和信号传输延迟矫正的基础上，通过信号处理单元进行时间标记，获得信号实际到达设备端ロ的时间，并由信息处理单元进行 记录，能够精确记录信号的接收时间，校准精度高，稳定性強。2)本发明所述的ー种时间同步的校准系统，在校准后只需要传输硬件的时钟数来进行时间标记，不需要传输具体的时间标记，即可获得当前计数值对应的时间。3)本发明所述的ー种时间同步的校准系统，还能够对具备操作系统的信息处理设备、嵌入式信号处理设备和射频信号的接收单元之间完成时间的同步功能。
图1是本发明实施例所述的时间同步的校准系统的结构框图；图2是图1所示本发明实施例所述的校准系统的具体内部结构框图。
具体实施例方式如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”为ー开放式用语，故应解释成“包含但不限定干”。“大致”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接” 一词在此包含任何直接及间接的电性耦接手段。因此，若文中描述ー第一装置耦接于一第二装置，则代表所述第一装置可直接电性耦接于所述第二装置，或通过其他装置或耦接手段间接地电性耦接至所述第二装置。说明书后续描述为实施本发明的较佳实施方式，然所述描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权利要求所界定者为准。
以下结合附图对本发明作进ー步详细说明，但不作为对本发明的限定。如图1所示，本发明所述时间同步的校准系统10，包括接收单元101、信号处理单元102、信息处理单元103以及射频测试単元104 ;其中，所述接收单101，与所述信号处理单元102和射频测试単元104相耦接，用于接收外部传送的射频信号同时启动所述射频测试单元104进行计吋，并将所述射频信号转化为数字信号发送给所述信号处理单元102。所述信号处理单元102，与所述接收単元101、信号处理单元103和射频测试単元104相耦接，用于将所述接收単元101发送的数字信号转换成数据，然后对该数据进行解析得出其中的信息，并对该信息进行打包处理，同时接收来自所述射频测试単元104的时差进行时间校准后，将该信息发送给所述信息处理单元103。所述信息处理单元103，与所述信号处理单元102相耦接，用于将所述信号处理单元102发送的信息进行整理、分类和/或保存处理。所述射频测试单元104，与所述接收単元101和信号处理单元102相耦接，用于在所述接受単元101接收到外部传送的射频信号时开始计时，当所述信号处理单元102对数字信号转换成数据后停止计时，并计算时差，然后将该时差发送给所述信号处理单元102。其中，所述射频测试单元104具体设置在接收单元101的输入端和信号处理单元102的输出端这两个点上。进ー步地，如图2所示，所述信号处理单元102，包括接ロ电路1021、FPGA/CPLD单元1022和单片机1023 ;其中，所述接ロ电路102 1，与所述接收单元101和FPGA/CPLD单元1022相耦接，用于将所述接收単元101发送的数字信号转换成数据，然后对该数据进行解析得出其中的信息，并对该信息进行打包处理后，将该信息发送给所述FPGA/CPLD单元1022。所述FPGA/CPLD单元1022，与所述接ロ电路1021、单片机1023和射频测试单元104相耦接，用于在所述接ロ电路1021接收到数字信号后启动第一计时(COimtl)并进行第一计数值(Pl)发送给所述射频测试单元104，接收所述射频测试単元104发送的校准初始化命令信号，然后发送给所述单片机1023处理，同时接收所述单片机1023发送的校准起始脉冲(这里提到的脉冲的宽度以所述FPGA/CPLD单元1022的3飞个时钟周期为宜)启动第ニ计时(C0Unt2)并进行计数，还用于接收到校准结束脉冲(这里提到的脉冲的宽度以所述FPGA/CPLD单元1022的3 5个时钟周期为宜)后停止第二计时保存第二计数值(P2)并发送给所述单片机1023。所述单片机1023，与所述FPGA/CPLD单元1022、信息处理单元103和射频测试单元104相耦接，用于将所述FPGA/CPLD単元1022发送的校准初始化命令信号进行解析并识另Ij，然后发送一校准起始命令信号给所述信息处理单元103，同时发送一校准起始脉冲给所述FPGA/CPLD单元1022，并获取第一计数值，接收来自所述信息处理单元103的校准结束应答信号生成校准结束脉冲给所述FPGA/CPLD单元1022，根据所述FPGA/CPLD单元1022发送的第二计数值得出第二时差(T2)，以及接收所述射频测试単元104发送的第一时差(Tl)，得出第三计数值(P3)，根据该第三计数值得出第四计数值(P4)，通过所述第四计数值进行时间校准后，将所述信息发送给所述信息处理单元103 ；进ー步地，所述单片机，还可以是由DSP构成的单片机。
所述信息处理单元103，还用于接收到所述单片机1023的校准起始命令信号后，发送校准结束应答信号给所述单片机1023。其中，根据所述FPGA/CPLD单元发送的第二计数值得出第二时差，以及接收所述射频测试单元发送的第一时差，得出第三计数值，进一歩包括所述单片机将所述第二时差除以2然后结合第一时差得出第三时差，井根据所述第三时差得出对应的第三计数值，即T3=Tl+T2/2。所述根据该第三计数值得出第四计数值，进一歩包括所述第四计数值为所述第三计数值与第一计数值的差，即P4 (第四计数值)=P1_P3。当所述信号处理单元102接收到信号吋，只需要将countl (第一计时)当前的计数值作为时间标记发送，所述信息处理单元103根据time与P4 (第四计数值)的对应关系即可获得当前计数值对应的时间。其中，所述信息处理单元，进ー步为具有操作系统的信息处理单元。所述接收単元和信号处理单元之间通过嵌入式总线或信号接ロ相耦接。所述信号处理单元和信息处理单元之间通过串行通信链路方式相耦接。另外，本发明所述的时间同步的校准系统，还包括天线，与所述接收単元相耦接，用于接收外部环境中的射频信号并发送至所述接收単元。与现有技术相比，本发明所述的ー种时间同步的校准系统，达到了如下效果I)本发明所述的ー种时间同步的校准系统，解决了在FPGA或CPLD中无法实现时间标记的记录、以及无法精确记录信号的接收时间的问题，同时在完成參数测量和信号传输延迟矫正的基础上，通过信号处理单元进行时间标记，获得信号实际到达设备端ロ的时间，并由信息处理单元进行记录，能够精确记录信号的接收时间，校准精度高，稳定性強。2)本发明所述的ー种时间同步的校准系统，在校准后只需要传输硬件的时钟数来进行时间标记，不需要传输具体的时间标记，即可获得当前计数值对应的时间。3)本发明所述的ー种时间同步的校准系统，还能够对具备操作系统的信息处理设备、嵌入式信号处理设备和射频信号的接收单元之间完成时间的同步功能。上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内 ，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
权利要求
1.一种时间同步的校准系统，其特征在干，该系统包括接收单元、信号处理单元、信息处理单元和射频测试単元；其中， 所述接收単元，与所述信号处理单元和射频测试単元相耦接，用于接收外部传送的射频信号同时启动所述射频测试单元进行计时，并将所述射频信号转化为数字信号发送给所述信号处理单元； 所述信号处理单元，与所述接收単元、信息处理单元和射频测试単元相耦接，用于将所述接收单元发送的数字信号转换成数据，然后对该数据进行解析得出其中的信息，并对该信息进行打包处理，同时接收来自所述射频测试単元的时差进行时间校准后，将该信息发送给所述信息处理单元； 所述信息处理单元，与所述信号处理单元相耦接，用于将所述信号处理单元发送的信息进行整理、分类和/或保存处理； 所述射频测试单元，与所述接收単元和信号处理单元相耦接，用于所述接受単元接收到外部传送的射频信号时开始计时，当所述信号处理单元对数字信号转换成数据后停止计吋，并计算时差，然后将该时差发送给所述信号处理单元。
2.如权利要求1所述的时间同步的校准系统，其特征在于，所述信号处理单元，包括接ロ电路、FPGA/CPLD单元和单片机；其中， 所述接ロ电路，与所述接收单元和FPGA/CPLD单元相耦接，用于将所述接收单元发送的数字信号转换成数据，然后对该数据进行解析得出其中的信息，并对该信息进行打包处理后，将该信息发送给所述单片机； 所述FPGA/CPLD单元，与所述接ロ电路、单片机和射频测试单元相耦接，用于在所述接ロ电路接收到数字信号后启动第一计时并进行第一计数值发送给所述射频测试单元，接收所述射频测试单元发送的校准初始化命令信号，然后发送给所述单片机处理，同时接收所述单片机发送的校准起始脉冲启动第二计时并进行计数，还用于接收到校准结束脉冲后停止第二计时保存第二计数值并发送给所述单片机； 所述单片机，与所述FPGA/CPLD単元、信息处理单元和射频测试単元相耦接，用于将所述FPGA/CPLD单元发送的校准初始化命令信号进行解析并识别，然后发送一校准起始命令信号给所述信息处理单元，同时发送一校准起始脉冲给所述FPGA/CPLD単元，并获取第一计数值，接收来自所述信息处理单元的校准结束应答信号生成校准结束脉冲给所述FPGA/CPLD単元，根据所述FPGA/CPLD单元发送的第二计数值得出第二时差，以及接收所述射频测试单元发送的第一时差，得出第三计数值，根据该第三计数值得出第四计数值，通过所述第四计数值进行时间校准后，将所述信息发送给所述信息处理单元； 所述信息处理单元，还用于接收到所述单片机的校准起始命令信号后，发送校准结束应答信号给所述单片机。
3.如权利要求2所述的时间同步的校准系统，其特征在于，所述根据所述FPGA/CPLD单元发送的第二计数值得出第二时差，以及接收所述射频测试单元发送的第一时差，得出第三计数值，进一歩包括 所述单片机将所述第二时差除以2然后结合第一时差得出第三时差，井根据所述第三时差得出对应的第三计数值。
4.如权利要求3所述的时间同步的校准系统，其特征在于，所述根据该第三计数值得出第四计数值，进一歩包括 所述第四计数值为所述第三计数值与第一计数值的差。
5.如权利要求1所述的时间同步的校准系统，其特征在于，所述信息处理单元，进ー步为具有操作系统的信息处理单元。
6.如权利要求1所述的时间同步的校准系统，其特征在于，所述接收単元和信号处理単元之间通过嵌入式总线或信号接ロ相耦接。
7.如权利要求1所述的时间同步的校准系统，其特征在于，所述信号处理单元和信息处理单元之间通过串行通信链路方式相耦接。
8.如权利要求2所述的时间同步的校准系统，其特征在于，所述脉冲的宽度为3至5个时钟周期。
9.如权利要求2所述的时间同步的校准系统，其特征在于，所述单片机，为具备中央处理单元、指令总线和数据总线架构的处理芯片。
10.如权利要求1所述的时间同步的校准系统，其特征在于，还包括天线，与所述接收単元相耦接，用于接收外部环境中的射频信号并发送至所述接收単元。
全文摘要
本发明公开了一种时间同步的校准系统，其特征在于，该系统包括接收单元、信号处理单元、信息处理单元和射频测试单元。本发明解决了在FPGA或CPLD中无法实现时间标记的记录、以及无法精确记录信号的接收时间的问题，同时在完成参数测量和信号传输延迟矫正的基础上，通过信号处理单元进行时间标记，获得信号实际到达设备端口的时间，并由信息处理单元进行记录，能够精确记录信号的接收时间，校准精度高，稳定性强。
文档编号H04L7/00GK103067150SQ20121057846
公开日2013年4月24日 申请日期2012年12月27日 优先权日2012年12月27日
发明者王斐斐 申请人:四川九洲电器集团有限责任公司