电力线载波通信芯片的制作方法
【专利摘要】本发明提供一种电力线载波通信芯片，包括MCU、控制模块、OFDM处理模块以及AFE；MCU与OFDM处理模块之间设有第一存储器，OFDM处理模块和AFE之间设有第二存储器；MCU，用于将发送数据发送至第一存储器；控制模块用于控制OFDM处理模块从第一存储器中获取发送数据，还用于控制AFE从第二存储器中获取调制处理后的发送数据；OFDM处理模块，用于从第一存储器中获取发送数据，并对发送数据进行调制处理后发送至第二存储器；AFE，用于从第二存储器中获取调制处理后的发送数据，并对调制处理后的发送数据进行数模转换后发送至与电力线载波通信芯片连接的耦合电路。本发明解决了现有技术中电力线载波通信芯片数据处理速率低的问题。
【专利说明】电力线载波通信芯片
【技术领域】
[0001 ] 本发明涉及通信技术，尤其涉及一种电力线载波通信芯片。
【背景技术】
[0002]为满足智能电网建设对电力线载波通信在可靠性、实时性、传输速率、信道自适应性等方面更高的要求，正交频分复用(Orthogonal Frequency Divis1n Multiplexing,以下简称OFDM)技术作为当今最先进的物理层频分复用技术，以其在恶劣信道环境下，具备独特的性能优势，已成为新一代电力线载波通信的主流技术，根据应用的不同由专用的OFDM调制解调模块构成专用的应用系统，与微处理器(Micro Controller Unit,以下简称MCU)、数据存储器以及模拟前端模块相互配合完成与电力线之间的通信。
[0003]现有技术中，电力线载波通信芯片集成了 MCU、OFDM载波通信模块以及模拟前端(Analog Front End，以下简称AFE)，MCU将发送的数据存储在系统的存储器中，经过OFDM载波通信模块对发送数据进行处理后，通过AFE发送至电力线；或者通过AFE从电力线上接收数据，OFDM载波通信模块对接收到的数据经过处理后存储至系统内的存储器中，MCU从系统内的存储器中获取处理后的接收数据。
[0004]但是，现有技术中，电力线载波通信芯片从系统存储器中读取或存储数据效率低，并且只能在一帧数据处理完成之后才能进行下一帧数据的处理，导致电力线载波通信芯片数据处理速度、传输效率及硬件资源利用率低。
【发明内容】
[0005]本发明提供一种电力线载波通信芯片，用于解决现有技术中电力线载波通信芯片从系统存储器中读取或存储导致的数据处理速度、数据传输效率及硬件资源利用率低的问题。
[0006]本发明提供一种电力线载波通信芯片，包括:微处理器MCU、控制模块、正交频分复用OFDM处理模块、模拟前端AFE ;所述MCU与所述OFDM处理模块之间设有第一存储器，所述OFDM处理模块和所述AFE之间设有第二存储器；
[0007]所述MCU，用于将发送数据发送至所述第一存储器；所述控制模块用于控制所述OFDM处理模块从所述第一存储器中获取所述发送数据，还用于控制所述AFE从所述第二存储器中获取经过所述OFDM处理模块调制处理后的发送数据；所述OFDM处理模块，用于在所述控制模块的控制下，从所述第一存储器中获取所述发送数据，还用于对所述发送数据进行调制处理后发送至所述第二存储器；所述AFE，用于在所述控制模块的控制下，从所述第二存储器中获取经过所述OFDM处理模块调制处理后的发送数据，还用于对经过所述OFDM处理模块调制处理后的发送数据进行数模转换后发送至与所述电力线载波通信芯片连接的耦合电路；
[0008]或者，
[0009]所述AFE，用于在所述控制模块的控制下，接收与所述电力线载波通信芯片连接的所述耦合电路发送的接收数据，对所述接收数据进行模数转换后发送至所述第二存储器；所述控制模块，用于控制所述OFDM处理模块从所述第二存储器中获取经过所述AFE模数转换后的接收数据，并使能所述MCU从所述第一存储器中获取经过所述OFDM处理模块解调处理后的接收数据；所述OFDM处理模块，用于在所述控制模块的控制下，从所述第二存储器中获取经过所述AFE模数转换后的接收数据，对经过所述AFE模数转换后的接收数据进行解调处理后发送至所述第一存储器；所述MCU，用于在所述控制模块的控制下，从所述第一存储器中获取经过所述OFDM处理模块解调后的接收数据。
[0010]进一步地，所述OFDM处理模块包括:编码模块、调制模块、快速傅里叶逆变换IFFT模块以及加循环前缀加窗模块；
[0011]所述编码模块，用于在所述控制模块的控制下，从所述第一存储器中获取所述发送数据，对所述发送数据进行编码后发送至所述调制模块；所述调制模块，用于在所述控制模块的控制下，对编码后的发送数据进行调制后发送至所述IFFT模块；所述IFFT模块，用于在所述控制模块的控制下，对调制后的发送数据进行IFFT运算后发送至所述加循环前缀加窗模块；所述加循环前缀加窗模块，用于在所述控制模块的控制下，对IFFT运算后的发送数据进行加循环前缀和加窗后发送至所述第二存储器。
[0012]进一步地，所述OFDM处理模块包括的编码模块、调制模块、IFFT模块以及加循环前缀加窗模块中，至少一对相邻的第一模块和第二模块之间设置有第三存储器；
[0013]所述第一模块，用于在所述控制模块的控制下，将经过所述第一模块处理的发送数据发送至所述第三存储器；
[0014]所述第二模块，用于在所述控制模块的控制下，从所述第三存储器中获取经过所述第一模块处理的发送数据。
[0015]进一步地，所述编码模块和所述调制模块之间设有第四存储器；所述调制模块和所述IFFT模块之间设有第五存储器；所述IFFT模块与所述加循环前缀加窗模块之间设有第六存储器；
[0016]所述编码模块，用于在所述控制模块的控制下，从所述第一存储器中获取所述发送数据，并将编码后的发送数据发送至所述第四存储器；所述调制模块，用于在所述控制模块的控制下，从所述第四存储器中获取编码后的发送数据，并将调制后的发送数据发送至所述第五存储器；所述IFFT模块，用于在所述控制模块的控制下，获取第五存储器存储的调制后的发送数据，并将IFFT运算后的发送数据发送至所述第六存储器；所述加循环前缀加窗模块，用于在所述控制模块的控制下，从所述第六存储器中获取IFFT运算后的发送数据，并将加循环前缀和加窗后的发送数据发送至所述第二存储器。
[0017]进一步地，所述第五存储器中存储的调制后的发送数据映射至所述第六存储器中；所述IFFT模块，用于在所述控制模块的控制下，从所述第六存储器中获取调制后的发送数据。
[0018]进一步地，所述OFDM处理模块包括:去循环前缀移窗模块、快速傅里叶变换FFT模块、解调模块以及译码模块；
[0019]所述去循环前缀移窗模块，用于在所述控制模块的控制下，从第二存储器中获取接收数据，对所述接收数据进行去循环前缀和移窗后发送至所述FFT模块；所述FFT模块，用于在所述控制模块的控制下，对去循环前缀和移窗后的接收数据进行FFT运算后发送至所述解调模块；所述解调模块，用于在所述控制模块的控制下，对所述FFT运算后的接收数据进行解调后发送至所述译码模块；所述译码模块，用于在所述控制模块的控制下，对所述解调后的接收数据进行译码后发送至所述至第一存储器。
[0020]进一步地，所述OFDM处理模块包括的去循环前缀移窗模块、FFT模块、解调模块以及译码模块中，至少一对相邻的第三模块和第四模块之间设置有第三存储器；
[0021]所述第三模块，用于在所述控制模块的控制下，将经过所述第三模块处理的接收数据发送至所述第三存储器；
[0022]所述第四模块，用于在所述控制模块的控制下，从所述第三存储器中获取经过所述第三模块处理的接收数据。
[0023]进一步地，所述去循环前缀移窗模块与所述FFT模块之间设有第五存储器，并且第五存储器也位于所述解调模块和所述FFT模块之间；所述解调模块与所述译码模块之间设有第四存储器；
[0024]所述去循环前缀移窗模块，用于在所述控制模块的控制下，从所述第二存储器中获取接收数据，并将去循环前缀和移窗后的接收数据发送至所述第五存储器；所述FFT模块，用于在所述控制模块的控制下，从所述第五存储器中获取去循环前缀和移窗后的接收数据，并将FFT运算后的接收数据发送至所述第五存储器中；所述解调模块，用于在所述控制模块的控制下，获取第五存储器存储的FFT运算后的接收数据，并将解调后的接收数据发送至所述第四存储器中；所述译码模块，用于在所述控制模块的控制下，从所述第四存储器中获取解调后的接收数据，并将译码后的接收数据发送至所述第一存储器中。
[0025]进一步地，所述OFDM处理模块还包括:信道评估模块，所述信道评估模块用于对FFT运算后的接收数据进行信道评估运算，并将评估运算值发送至所述解调模块。
[0026]进一步地，所述信道评估模块与所述解调模块之间设有第六存储器，并且第五存储器也位于FFT模块和所述信道评估模块之间；
[0027]所述信道评估模块，用于在所述控制模块的控制下，从所述第五存储器中获取FFT运算后的接收数据，并将信道评估运算值发送至所述第六存储器中。
[0028]本发明提供的电力线载波通信芯片，发送端通过MCU将第一发送数据存储至第一存储器中，由OFDM处理模块从第一存储器中获取第一发送数据进行调制处理后发送至第二存储器之后，MCU发送第二发送数据至第一存储器中，AFE从第二存储器中获取第一发送数据处理后并发送第一发送数据的同时，OFDM处理模块处理第二发送数据，接收端同样是通过MCU获取第一接收数据的同时，OFDM处理第二接收数据，通过采用这种流水线的数据处理方式，提高了 OFDM电力线载波通信芯片数据的传输效率、数据处理速度及硬件资源利用率。
【专利附图】
【附图说明】
[0029]图1为本发明提供的一种电力线载波通信芯片实施例一的结构示意图；
[0030]图2为本发明提供的一种电力线载波通信芯片实施例二的结构示意图；
[0031]图3A为本发明提供的一种电力线载波通信芯片实施例三的结构示意图；
[0032]图3B为本发明提供的一种电力线载波通信芯片实施例四的结构示意图；
[0033]图3C为本发明提供的一种电力线载波通信芯片实施例五的结构示意图；
[0034]图3D为本发明提供的一种电力线载波通信芯片实施例六的结构示意图；
[0035]图3E为本发明提供的一种电力线载波通信芯片实施例七的结构示意图；
[0036]图3F为本发明提供的一种电力线载波通信芯片实施例八的结构示意图；
[0037]图4为本发明提供的一种电力线载波通信芯片实施例九的结构示意图；
[0038]图5为本发明提供的一种电力线载波通信芯片实施例十的结构示意图；
[0039]图6A为本发明提供的一种电力线载波通信芯片实施例十一的结构示意图；
[0040]图6B为本发明提供的一种电力线载波通信芯片实施例十二的结构示意图；
[0041]图6C为本发明提供的一种电力线载波通信芯片实施例十三的结构示意图；
[0042]图6D为本发明提供的一种电力线载波通信芯片实施例十四的结构示意图；
[0043]图6E为本发明提供的一种电力线载波通信芯片实施例十五的结构示意图；
[0044]图6F为本发明提供的一种电力线载波通信芯片实施例十六的结构示意图；
[0045]图7为本发明提供的一种电力线载波通信芯片实施例十七的结构示意图。
[0046]附图标记:
[0047]10:微处理器；20 =OFDM处理模块；30:控制模块；
[0048]40 =AFE ；101:第一存储器；102:第二存储器；
[0049]104:第四存储器；105:第五存储器；106:第六存储器；
[0050]201:编码模块；202:调制模块；203 =IFFT模块；
[0051]204:加循环前缀加窗模块；301:译码模块；302:解调模块；
[0052]303:FFT模块；304:去循环前缀移窗模块； 305:信道评估模块；
[0053]50:第三存储器；501:存储器A ；502:存储器B。
【具体实施方式】
[0054]图1为本发明提供的一种电力线载波通信芯片实施例一的结构示意图；如图1所示，该电力线载波通信芯片包括:MCU10、控制模块30、OFDM处理模块20以及AFE40 ;所述MCUlO与所述OFDM处理模块20之间设有第一存储器101，所述OFDM处理模块20和所述AFE40之间设有第二存储器102 ;所述MCU10，用于将发送数据发送至所述第一存储器101 ；所述控制模块30用于控制所述OFDM处理模块20从所述第一存储器101中获取所述发送数据，还用于控制所述AFE40从所述第二存储器102中获取经过所述OFDM处理模块20调制处理后的发送数据；所述OFDM处理模块20，用于在所述控制模块30的控制下从所述第一存储器101中获取所述发送数据，还用于对所述发送数据进行调制处理后发送至所述第二存储器102 ;所述AFE40，用于在所述控制模块30的控制下从所述第二存储器102中获取经过所述OFDM处理模块20调制处理后的发送数据，还用于对经过所述OFDM处理模块20调制处理后的发送数据进行数模转换后发送至与所述电力线载波通信芯片连接的耦合电路；或者，所述AFE40，用于在所述控制模块30的控制下接收与所述电力线载波通信芯片连接的耦合电路发送的接收数据，对所述接收数据进行模数转换后发送至所述第二存储器102 ;所述控制模块30，用于控制所述OFDM处理模块20从所述第二存储器中获取经过所述AFE40模数转换后的接收数据，并使能所述MCUlO从所述第一存储器101中获取经过所述OFDM处理模块20解调处理后的接收数据；所述OFDM处理模块20，用于在所述控制模块30的控制下从所述第二存储器102中获取经过所述AFE40模数转换后的接收数据，对经过所述AFE40模数转换后的接收数据进行解调处理后发送至所述第一存储器101 ;所述MCU10，用于在所述控制模块30的控制下从所述第一存储器101中获取经过所述OFDM处理模块20解调后的接收数据。
[0055]本发明实施例中，电力线载波通信芯片除了集成了 AFE40，MCUlO以及OFDM处理模块20、控制模块30之外，还集成第一存储器101和第二存储器102，可以实现由芯片内部控制从芯片内部的存储器中获取数据，其中，本发明对MCUlO的性能高低不做限制，优选的，可以选择32位低功耗高速MCU10，并且与上述电力线载波通信芯片连接的耦合电路可以是一个完整的电路，也可以是一个电力线载波通信芯片。
[0056]具体的，在图1所示的实施例中，在电力线载波通信芯片发送数据的过程中，MCUlO将该发送数据发送至第一存储器101 ;控制模块30使能控制OFDM处理模块20从第一存储器101中获取发送数据进行调制处理，这里的发送数据可以看作是MCUlO第一次发送的发送数据，即第一发送数据，这里的调制处理是一个概括的概念，可以包括:编码、调制、快速傅里叶逆变换(Inverse Fast Fourier Transform,以下简称IFFT)运算等处理过程；OFDM处理模块20将发送数据调制处理完成之后，将调制处理后的发送数据存储至上述第二存储器102中，此时，控制模块30检测到OFDM处理模块20调制结束，则说明第一存储器
101中的发送数据已经被OFDM处理模块20读空，则控制模块30使能控制MCUlO发送第二发送数据至第一存储器101，由OFDM处理模块20直接进行调制处理，与此同时，上述控制模块30使能AFE40从第二存储器102中获取调制处理后的第一发送数据，并将调制处理后的第一发送数据进行数模转换之后发送给与上述电力线载波通信芯片连接的耦合电路中，也就是说AFE40对调制后的第一发送数据的数模转换处理并发送与OFDM处理模块20对第二发送数据的调制处理是同步进行的。
[0057]进一步地，在电力线载波通信芯片接收数据的过程中，在图1所示的实施例一中，控制模块30使能控制AFE40接收与电力线载波通信芯片连接的耦合电路发送的接收数据,这里的接收数据可以看作是AFE40第一次接收的接收数据，即第一接收数据，并且该接收数据是经过耦合电路耦合过的载波信号，并且后面所有的实施例中AFE接收的从与电力线载波通信芯片连接的耦合电路发送的接收数据，均是经过耦合电路耦合过的载波信号；AFE40对第一接收数据进行模数转换后发送至第二存储器102，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40从电力线上接收并发送给第二存储器的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制OFDM处理模块20从第二存储器102中获取模数转换后的第一接收数据进行解调处理，需要注意的是，这里的解调并不仅仅只包含解调过程，还包括解码、移窗、快速傅里叶变换(Fast Fourier Transform,以下简称FFT)运算等过程，在这里只是用解调来概括这些处理过程，OFDM处理模块20将解调处理后的第一接收数据发送至第一存储器101中，待控制模块30检测到OFDM处理模块20的解调处理已经结束，说明第二存储器102中的第一接收数据已经被读空，则控制模块30使能OFDM处理模块20从第二存储器102中获取第二接收数据进行解调，同时控制模块30还使能控制MCUlO从第一存储器中101获取经解调处理后的第一接收数据，也就是说MCUlO从第一存储器101中获取第一接收数据的过程和OFDM处理模块20从第二存储器102中获取第二接收数据进行解调的过程是同步进行的。
[0058]本发明提供的电力线载波通信芯片，发送端通过MCU将第一发送数据存储至第一存储器中，由OFDM处理模块从第一存储器中获取第一发送数据进行调制处理后发送至第二存储器之后，MCU发送第二发送数据至第一存储器中，AFE从第二存储器中获取第一发送数据处理后并发送第一发送数据的同时，OFDM处理模块处理第二发送数据，接收端同样是通过MCU获取第一接收数据的同时，OFDM处理模块处理第二接收数据，提高了 OFDM电力线载波通信芯片数据的传输效率、数据处理速度及硬件资源利用率。
[0059]图2为本发明提供的一种电力线载波通信芯片实施例二的结构示意图，如图2所示，在上述实施例一的基础上，所述OFDM处理模块20包括:编码模块201、调制模块202、IFFT模块203以及加循环前缀加窗模块204 ;所述编码模块201，用于在所述控制模块30的控制下从所述第一存储器101中获取所述发送数据，对所述发送数据进行编码后发送至所述调制模块202 ;所述调制模块202，用于在所述控制模块30的控制下对编码后的发送数据进行调制后发送至所述IFFT模块203 ;所述IFFT模块203，用于在所述控制模块30的控制下对调制后的发送数据进行IFFT运算后发送至所述加循环前缀加窗模块204 ;所述加循环前缀加窗模块204，用于在所述控制模块30的控制下对IFFT运算后的发送数据进行加循环前缀和加窗后发送至所述第二存储器102。
[0060]具体的，在电力线载波通信芯片发送数据的过程中，MCUlO将该发送数据发送至第一存储器101 ;控制模块30使能控制编码模块201从第一存储器101中获取发送数据，这里的发送数据可以看作是MCUlO第一次发送的发送数据，即第一发送数据，编码模块201在控制模块30的控制下对第一发送数据进行编码处理后，将编码后的第一发送数据发送至调制模块202，待控制模块30检测到编码模块201的编码处理结束，说明第一存储器101中的第一发送数据已经被编码模块201读空，则控制模块30使能控制MCUlO发送第二发送数据至第一存储器101中，等待编码以及后续的处理，同时控制模块30还使能调制模块202对编码后的第一数据进行调制处理后，将调制后的第一发送数据发送至上述IFFT模块203 ；IFFT模块203在控制模块30下对调制后的第一数据进行IFFT运算，并将IFFT运算后的第一发送数据发送至上述加循环前缀加窗模块204 ;加循环前缀加窗模块204在控制模块30的控制下对IFFT运算后的第一发送数据进行加循环前缀和加窗处理，并将加循环前缀和加窗处理后的第一发送数据发送至上述第二存储器102中；待控制模块30检测到加循环前缀加窗模块204处理结束后，则控制模块30使能控制编码模块201从第一存储器101中获取第二发送数据进行编码、调制模块202对编码后第二发送数据进行调制、IFFT模块203对调制后第二发送数据进行IFFT运算以及加循环前缀加窗模块204对IFFT处理后第二发送数据进行加循环前缀和加窗处理，并且同时，控制模块30也使能AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换，并将数模转换后的第一发送数据发送至与电力线载波通信芯片连接的耦合电路，也就是说AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换并发送的过程与编码模块201、调制模块202、IFFT模块203以及加循环前缀加窗模块204对第二发送数据进行相应处理的过程是同步进行的。
[0061]本实施例提供的电力线载波通信芯片，通过MCU将第一发送数据存储至第一存储器中，由OFDM处理模块从第一存储器中获取第一发送数据进行调制处理后发送至第二存储器之后，MCU发送第二发送数据至第一存储器中，AFE从第二存储器中获取第一发送数据处理后并发送第一发送数据的同时，OFDM处理模块处理第二发送数据，提高了 OFDM电力线载波通信芯片数据的传输效率、数据处理速度和硬件资源利用率。
[0062]进一步地，在上述实施例的基础上，图3A为本发明提供的一种电力线载波通信芯片实施例三的结构示意图，图3B为本发明提供的一种电力线载波通信芯片实施例四的结构示意图，图3C为本发明提供的一种电力线载波通信芯片实施例五的结构示意图，图3D为本发明提供的一种电力线载波通信芯片实施例六的结构示意图，图3E为本发明提供的一种电力线载波通信芯片实施例七的结构示意图，图3F为本发明提供的一种电力线载波通信芯片实施例八的结构示意图；其中，所述OFDM处理模块20包括的编码模块201、调制模块202、IFFT模块203以及加循环前缀加窗模块204中，至少一对相邻的第一模块和第二模块之间设置有第三存储器50 ;所述第一模块，用于在所述控制模块30控制下，将经过第一模块处理的发送数据发送至所述第三存储器50 ;所述第二模块，用于在所述控制模块30的控制下，从所述第三存储器50中获取经过所述第一模块处理的发送数据。
[0063]具体的，在上述实施例的基础上，至少一对相邻的第一模块和第二模块之间设置有第三存储器50，可以有以下几种实现方式:
[0064](I)一对相邻的第一模块和第二模块之间设有第三存储器50，即第三存储器50可以位于编码模块201和调制模块202之间，也可以位于调制模块202和IFFT模块203之间，还可以位于IFFT模块203和加循环前缀加窗模块204之间，也就是说在电力线载波通信数据处理流程中可以有三个存储器:第一存储器101、第二存储器102、第三存储器50。
[0065]其中，如图3A所示，第三存储器50位于编码模块201和调制模块202之间时，MCUlO将该发送数据发送至第一存储器101 ;控制模块30使能控制编码模块201从第一存储器101中获取发送数据，这里的发送数据可以看作是MCUlO第一次发送的发送数据，即第一发送数据，编码模块201在控制模块30的控制下对第一发送数据进行编码处理后，将编码后的第一发送数据发送至第三存储器50 ;待控制模块30检测到编码模块201的编码处理结束，说明第一存储器101中的第一发送数据已经被编码模块201读空，则控制模块30使能控制MCUlO发送第二发送数据至第一存储器101中，等待编码以及后续的处理，并使能调制模块202从第三存储器50中获取编码后的第一发送数据进行调制。
[0066]调制模块202将调制后的第一发送数据发送至IFFT运算模块203，由IFFT运算模块203进行IFFT运算后将第一发送数据发送至加循环前缀加窗模块204，加循环前缀加窗模块204对IFFT运算后的第一发送数据进行加循环前缀和加窗处理后将第一发送数据发送给第二存储器102中；与此同时，待控制模块30检测到调制模块202的调制处理已经结束，说明第三存储器50存储的编码后的第一发送数据已经被调制模块202读空，则控制模块30使能编码模块201从第一存储器101中获取第二发送数据进行编码，并将编码后的第二发送数据发送至第三存储器50 ;控制模块30使能调制模块202对编码后的第二发送数据进行调制，并且此时控制模块30还使能MCUlO发送第三发送数据给第一存储器101 ;实际上也就是说，第一发送数据的调制、IFFT运算、加循环前缀和加窗处理过程与MCUlO将第二发送数据发送至第一存储器是同步进行的，而且AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换并发送给对端耦合电路的处理过程与第二发送数据的编码处理过程也是同步进行的。
[0067]如图3B所示，第三存储器50位于调制模块202和IFFT模块203之间的情况，处理和上面的实施例类似，MCUlO将该发送数据发送至第一存储器101 ;控制模块30使能控制编码模块201从第一存储器101中获取第一发送数据，编码模块201在控制模块30的控制下对第一发送数据进行编码处理后，将编码后的第一发送数据发送至调制模块202，调制模块202在控制模块30的控制下对编码后的第一数据进行调制处理后，将调制后的第一发送数据发送至第三存储器50 ;待控制模块30检测到编码模块201的编码运算结束时，说明第一存储器101中的数据已经被读空，则使能MCUlO发送第二发送数据给第一存储器101，等待编码和后续的处理，同时还使能IFFT模块203从第三存储器50中获取调制后的第一数据进行IFFT运算，并将IFFT运算后的第一发送数据发送至加循环前缀加窗模块204进行加循环前缀和加窗处理后发送至第二存储器102 ;当控制模块30检测到IFFT模块203的IFFT运算结束时，说明第三存储器50中的存储的调制后的第一发送数据已经被读空，控制模块30使能编码模块201从第一存储器101中获取第二发送数据进行编码运算，将编码运算后的第二发送数据发送至调制模块202，在控制模块30的控制下，调制模块202对编码后的第二发送数据进行调制后发送至第三存储器50，等待IFFT运算和后续处理；并且当控制模块30再次检测到编码模块201的编码运算结束时，还使能MCUlO发送第三发送数据给第一存储器101，以使其能够按照上述的处理过程进行处理；实际上也就是说第一发送数据进行IFFT运算，加循环前缀和加窗处理过程与MCUlO发送第二发送数据至第一存储器101的过程同步进行的，并且AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换并发送给对端耦合电路的处理过程与编码模块201对第二发送数据进行编码运算后发送给调制模块进行调制过程也是同步进行的。
[0068]如图3C所示，第三存储器50位于IFFT模块203和加循环前缀加窗模块204之间，MCUlO将该发送数据发送至第一存储器101 ;控制模块30使能控制编码模块201从第一存储器101中获取第一发送数据，编码模块201在控制模块30的控制下对第一发送数据进行编码处理后，将编码后的第一发送数据发送至调制模块202 ;调制模块202在控制模块30的控制下对编码后的第一数据进行调制处理后，将调制后的第一发送数据发送至IFFT模块203 ；IFFT模块203对第一发送数据进行IFFT运算后将IFFT运算后的第一发送数据存储至第三存储器50 ；当控制模块30检测到编码模块201的编码运算结束时，控制模块30使能MCUlO发送第二发送数据至第一存储器101，同时也使能加循环前缀加窗模块204从第三存储器50中获取IFFT运算后的第一发送数据进行加循环前缀和加窗处理，并将处理后的第一发送数据发送至第二存储器102中；当控制模块30检测到加循环前缀加窗模块204的处理结束时，说明第三存储器50中存储器的IFFT运算后的第一发送数据已经被读空，则控制模块30使能编码模块201从第二存储器102中获取第二发送数据进行编码、调制模块202对经过编码运算后第二发送数据进行调制以及IFFT模块203对经过调制处理的第二发送数据进行IFFT运算，同时还使能AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换并发送给对端的耦合电路；当控制模块30再次检测到编码模块201的编码运算结束时，还使能MCUlO发送第三发送数据给第一存储器101以进行上述相同的处理；实际上也就是说，第一发送数据经过加循环前缀加窗处理过程与MCUlO发送第二发送数据至第一存储器101过程是同步的，第一发送数据后续的AFE40数模转换处理和发送的过程与第二数据的编码、调制、IFFT运算过程是同步进行的。
[0069](2)两对相邻的第一模块和第二模块之间分别设有一个存储器，则存储器A501和存储器B502的位置可以有三种方式，即第一种:编码模块201和调制模块202之间设有一个存储器，假设为存储器A501，调制模块202和IFFT模块203之间设置有一个存储器，假设为存储器B502 ;第二种:编码模块201和调制模块202之间设有一个存储器，假设为存储器A501，IFFT模块203和加循环前缀加窗模块204之间设有一个存储器，假设为存储器B502 ；第三种:调制模块202和IFFT模块203之间设置有一个存储器，假设为存储器A501，IFFT模块203和加循环前缀加窗模块204之间设有一个存储器，假设为存储器B502 ;也就是说电力线载波通信数据处理流程中可以有四个存储器，分别为:第一存储器101、第二存储器102、存储器A501以及存储器B502，具体实现方式为:
[0070]针对于第一种的情况，如图3D所示，MCUlO将该发送数据发送至第一存储器101 ；控制模块30使能控制编码模块201从第一存储器101中获取发送数据，这里的发送数据可以看作是MCUlO第一次发送的发送数据，即第一发送数据，编码模块201在控制模块30的控制下对第一发送数据进行编码处理后，将编码后的第一发送数据发送至存储器A501 ;待控制模块30检测到编码模块201的编码处理结束，说明第一存储器101中的第一发送数据已经被编码模块201读空，则控制模块30使能控制MCUlO发送第二发送数据至第一存储器101中，等待编码以及后续的处理，并使能调制模块202从存储器A501中获取编码后的第一发送数据进行调制；调制模块202从存储器A501中获取编码后的第一发送数据进行调制后发送至存储器B502中；当控制模块30检测到调制模块202的调制处理结束，则使能编码模块201从第一存储器101中获取第二发送数据进行编码处理，并将编码后的第二发送数据发送至存储器A501中，准备进行调制处理，同时还使能IFFT模块203从存储器B502中获取调制后的第一发送数据进行IFFT运算，并将运算后的第一发送数据发送至加循环前缀加窗模块204进行加循环前缀和加窗处理，并将处理后的第一发送数据发送至第二存储器
102;当控制模块30检测到IFFT模块203的IFFT运算结束时，说明存储器B502中的第一发送数据已经被读空，则控制模块30使能调制模块202从存储器A501中获取编码后的第二发送数据进行调制处理后，将调制后的第二发送数据发送至存储器B502中，并使能IFFT模块203从存储器B502中获取调制后的第二发送数据进行IFFT运算；同时，控制模块30还使能AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换后发送给对端的耦合电路，实际上也就是说，第一发送数据在进行调制时，第二发送数据已经在第一存储器101中等待编码处理，当第一发送数据调制结束时，第二发送数据就可直接进行编码；当控制模块30检测到IFFT模块203对第一发送数据的IFFT运算结束时，第二发送数据就可直接进行调制处理；当第一发送数据进行模数转换时，第二发送数据的IFFT运算、加循环前缀和加窗处理与其是同步进行的，其中，第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储加循环前缀和加窗处理后的第一发送数据，右半部分存储加循环前缀和加窗处理后的第二发送数据，可以使AFE40从第二存储器102中连续不断的读取数据。
[0071]针对于第二种情况，如图3E所示，MCUlO将该发送数据发送至第一存储器101 ;控制模块30使能控制编码模块201从第一存储器101中获取第一发送数据，编码模块201在控制模块30的控制下对第一发送数据进行编码处理后，将编码后的第一发送数据发送至存储器A501 ;待控制模块30检测到编码模块201的编码处理结束，说明第一存储器101中的第一发送数据已经被编码模块201读空，则控制模块30使能控制MCUlO发送第二发送数据至第一存储器101中，等待编码以及后续的处理，并使能调制模块202从存储器A501中获取编码后的第一发送数据进行调制；调制模块202从存储器A501中获取编码后的第一发送数据进行调制后发送至IFFT模块203，IFFT模块203在控制模块30的控制下对调制后的第一发送数据进行IFFT运算后将IFFT运算后的第一发送数据发送至存储器B502中；当控制模块30检测到调制模块202的调制处理结束时，使能编码模块201从第一存储器101中获取第二发送数据进行编码处理后将编码后的第二发送数据发送至存储器A501中，准备进行调制处理，同时还使能加循环前缀加窗模块204从存储器B502中获取IFFT运算后的第一发送数据进行加循环前缀和加窗处理，并将加循环前缀和加窗处理后的第一发送数据发送至第二存储器102中；当控制模块30检测到加循环前缀加窗模块204的加循环前缀和加窗处理结束时，使能调制模块202从存储器A501中获取编码后的第二发送数据进行调制，并将调制后的第二发送数据发送至IFFT模块203进行IFFT运算后发送至存储器B502中，同时还使能AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换后并发送给对端的耦合电路；实际上也就是说第一发送数据在进行调制时，第二发送数据已经在第一存储器101中等待编码处理，当第一发送数据调制和IFFT运算结束时，第二发送数据就可直接进行编码；当控制模块30检测到加循环前缀加窗处理模块对第一发送数据的加循环前缀和加窗处理结束时，第二发送数据就可直接进行调制和IFFT运算；当第一发送数据进行模数转换时，第二发送数据的加循环前缀和加窗处理与其是同步进行的，其中，第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储加循环前缀和加窗处理后的第一发送数据，右半部分存储加循环前缀和加窗处理后的第二发送数据，可以使AFE40从第二存储器102中连续不断的读取数据。
[0072]针对于第三种情况，如图3F所示，MCUlO将该发送数据发送至第一存储器101 ;控制模块30使能控制编码模块201从第一存储器101中获取第一发送数据，编码模块201在控制模块30的控制下对第一发送数据进行编码处理后，将编码后的第一发送数据发送至调制模块202 ;调制模块202在控制模块30的控制下对编码后的第一发送数据进行调制处理，并将调制后的第一发送数据发送至存储器A501 ;当控制模块30检测到编码模块201的编码运算结束时，使能MCUlO发送第二发送数据至第一存储器101，同时还使能IFFT模块203从存储器A501中获取调制后的第一发送数据进行IFFT运算，并将IFFT运算后的第一发送数据发送至存储器B502中；当控制模块30检测到IFFT模块203的IFFT运算结束时，使能编码模块201从第一存储器101中获取第二发送数据进行编码处理，并将编码后的第二发送数据发送至调制模块202进行调制处理，并将调制后的第二发送数据发送至存储器A501中，同时还使能加循环前缀加窗处理模块从存储器B502中获取IFFT运算后的第一发送数据，并将加循环前缀和加窗处理后的第一发送数据发送至第二存储器102中；当控制模块30检测到加循环前缀和加窗处理结束时，使能IFFT模块203从存储器A501中获取调制后的第二发送数据进行IFFT运算，并将IFFT运算后的第二发送数据发送至存储器B502中，同时还使能AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换后发送至对端的耦合电路，同时还使能加循环前缀加窗处理模块从存储器B502中获取IFFT运算后的第二发送数据，并将加循环前缀和加窗处理后的第二发送数据发送至第二存储器102中；实际上也就是说，第一发送数据在进行IFFT运算时，第二发送数据已经在第一存储器101中等待编码处理；当第一发送数据IFFT运算结束时，第二发送数据就可直接进行编码和调制；当控制模块30检测到加循环前缀加窗处理模块对第一发送数据的加循环前缀和加窗处理结束时，第二发送数据就可直接进行IFFT运算；当第一发送数据进行模数转换时，第二发送数据的加循环前缀和加窗处理与其是同步进行的，其中，第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储加循环前缀和加窗处理后的第一发送数据，右半部分存储加循环前缀和加窗处理后的第二发送数据，可以使AFE40从第二存储器102中连续不断的读取数据。
[0073](3)三对相邻的第一模块和第二模块之间分别设有一个存储器，即编码模块201和调制模块202之间设有一个存储器，调制模块202和IFFT模块203之间设有一个存储器，IFFT模块203和加循环前缀加窗模块204之间设有一个存储器，也就是电力线载波通信数据处理流程中有5个存储器。下面的实施例九是对这一情况进行的具体描述。
[0074]在上述图1至图3F所示实施例的基础上，图4为本发明提供的一种电力线载波通信芯片实施例九的结构示意图，优选的，所述编码模块201和所述调制模块202之间设有第四存储器104 ;所述调制模块202和所述IFFT模块203之间设有第五存储器105 ;所述IFFT模块203与所述加循环前缀加窗模块204之间设有第六存储器106 ;所述编码模块201，用于在所述控制模块30的控制下从所述第一存储器101中获取所述发送数据，并将编码后的发送数据发送至所述第四存储器104 ;所述调制模块202，用于在所述控制模块30的控制下从所述第四存储器104中获取编码后的发送数据，并将调制后的发送数据发送至所述第五存储器105 ;所述IFFT模块203，用于在所述控制模块30的控制下获取第五存储器105存储的调制后的发送数据，并将IFFT运算后的发送数据发送至所述第六存储器106 ;所述加循环前缀加窗模块204，用于在所述控制模块30的控制下从所述第六存储器106中获取IFFT运算后的发送数据，并将加循环前缀和加窗后的发送数据发送至所述第二存储器102。
[0075]具体的，32位低功耗高速的MCUlO将发送数据发送至第一存储器101中，这里的发送数据可以看成是MCUlO发送的第一发送数据，控制模块30使能编码模块201开始进行编码运算；编码模块201从第一存储器101中获取第一发送数据进行编码，并将编码后的第一发送数据发送至第四存储器104中；控制模块30检测到编码模块201的编码运算已经结束，说明第一存储器101中的数据已经被读空，则使能MCUlO发送下一帧的数据至第一存储器101中(这里的下一帧的发送数据可以是第二发送数据)，准备进行第二发送数据的编码处理，同时控制模块30还使能调制模块202开始进行调制运算；调制模块202被使能之后，从第四存储器104中读取编码后的第一发送数据进行调制，并将调制后的第一发送数据存储至第五存储器105中；控制模块30检测到调制模块202的调制处理已经结束，说明第四存储器104中的数据已经被读空，则使能编码模块201从第一存储器101中获取第二发送数据进行编码处理，并将编码后的第二发送数据发送至第四存储器104中，等待进行调制处理，同时控制模块30还使能IFFT模块203从第五存储器105中获取调制后的第一发送数据进行IFFT运算，并将IFFT运算后的第一发送数据发送至第六存储器106中；控制模块30检测到IFFT模块203的IFFT运算已经结束，说明第五存储器105中的数据已经被读空，则使能调制模块202从第四存储器104中获取编码后的第二发送数据进行调制，并将调制后的第二发送数据发送至第五存储器105中，准备进行第二发送数据的IFFT运算，同时还使能加循环前缀加窗模块204从第六存储器106中获取IFFT运算后的第一发送数据进行加循环前缀和加窗处理，并将加循环前缀和加窗处理后的第一发送数据发送至第二存储器102中；控制模块30检测到加循环前缀加窗模块204的加循环前缀和加窗处理已经结束，说明第六存储器106中的数据已经被读空，则控制模块30使能IFFT模块203从第五存储器105中获取调制后的第二发送数据进行IFFT运算，并将运算后的第二发送数据发送至第六存储器106中，同时控制模块30还使能AFE40从第二存储器102中获取加循环前缀和加窗处理后的第一发送数据进行数模转换后并发送给对端的耦合电路，该对端的耦合电路也就是与电力线载波通信芯片连接的耦合电路，同时，控制模块30还使能加循环前缀加窗模块204从第六存储器106获取IFFT运算后的第二发送数据进行加循环前缀和加窗处理后发送至第二存储器102。
[0076]实际上也就是说，第一发送数据编码结束后，MCUlO就可以发送第二发送数据至第一存储器101中并等待编码处理；当第一发送数据调制运算结束时，第二发送数据就可以进行编码处理；当第一发送数据IFFT运算结束时，第二发送数据就可直接进行调制处理；当控制模块30检测到加循环前缀加窗处理模块对第一发送数据的加循环前缀和加窗处理结束时，第二发送数据就可直接进行IFFT运算；当第一发送数据进行模数转换时，第二发送数据的加循环前缀和加窗处理与其是同步进行的，其中，第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储加循环前缀和加窗处理后的第一发送数据，右半部分存储加循环前缀和加窗处理后的第二发送数据，可以使AFE40从第二存储器102中连续不断的读取数据。
[0077]进一步地，继续参照图4所示，优选的，所述第五存储器105中存储的调制后的发送数据映射至所述第六存储器106中；所述IFFT模块203，用于在所述控制模块30的控制下从所述第六存储器106中获取调制后的发送数据。
[0078]在调制模块202将调制后的第一发送数据发送至第五存储器105中，第五存储器105将调制后的第一发送数据应映射到第六存储器106中，目的是为了方便后面的IFFT模块203的IFFT运算，之后，IFFT模块203从第六存储器106中获取映射后的第一发送数据进行IFFT运算，并将IFFT运算后的第一发送数据继续存储至第六存储器106中；其余的处理参见实施例三中的实施方式，在此不再赘述；需要注意的是，本发明中的IFFT模块203和FFT模块303可以是同一个模块，二者可以复用，即在接收数据时，该模块的作用是对接收数据进行FFT运算，在发送数据时，该模块的作用是对发送数据进行IFFT运算。
[0079]本实施例提供的电力线载波通信，通过在相邻模块之间分别设置存储器，以存储各模块处理后的数据，并且通过各存储器的设置，使得后一帧数据不用等到前一帧数据处理完成后才进行后一帧数据的处理，即OFDM处理模块所包含的各个模块间的运算是独立完成的，有效的提高了芯片的处理速度，也节省了各个模块的硬件资源。
[0080]图5为本发明提供的电力线载波通信芯片实施例十的结构示意图，在上述实施例的基础上，所述OFDM处理模块20包括:去循环前缀移窗模块304、快速傅里叶变换FFT模块303、解调模块302以及译码模块301 ;所述去循环前缀移窗模块304，用于在所述控制模块30的控制下从第二存储器102中获取接收数据，对所述接收数据进行去循环前缀和移窗后发送至所述FFT模块303 ;所述FFT模块303，用于对去循环前缀和移窗后的接收数据进行FFT运算后发送至所述解调模块302 ;所述解调模块302，用于对所述FFT运算后的接收数据进行解调后发送至所述译码模块301 ;所述译码模块301，用于对所述解调后的接收数据进行译码后发送至所述至第一存储器101。
[0081]具体的，控制模块30使能控制AFE40接收与电力线载波通信芯片连接的耦合电路发送的接收数据，这里的接收数据可以看作是AFE40第一次接收的接收数据，即第一接收数据，AFE40对第一接收数据进行模数转换后发送至第二存储器102 ;该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块304从第二存储器102中获取模数转换后的第一接收数据进行去循环前缀和移窗处理，并将去循环前缀和移窗处理后的第一接收数据数据发送至FFT模块303 ;控制模块30检测到去循环前缀移窗模块304的去循环前缀和移窗处理已经结束，则说明第二存储器102中的左半部分的数据已经被读空(在去循环前缀移窗模块304读取第二存储器102左半部分的第一接收数据时，AFE40依然可以传输第二接收数据给第二存储器102的右半部分)，控制模块30使能控制FFT模块303对去循环前缀和移窗处理后的第一接收数据进行FFT运算后发送至解调模块302，解调模块
302在控制模块30的控制下对FFT运算后的第一接收数据进行解调处理后发送至译码模块
301;译码模块301在控制模块30的控制下对FFT运算后的第一接收数据进行译码，并将译码后的第一接收数据发送至第一存储器101中；控制模块30检测到译码模块301的译码运算结束时，使能去循环前缀移窗模块304从第二存储器102中获取第二接收数据进行去循环前缀和移窗处理，同时还使能MCUlO从第一存储器101中获取译码后的第一接收数据，也就是说第二接收数据经过AFE40进行模数转换并发送给第二存储器的过程和MCUlO从第一存储器101中获取译码后的第一接收数据的过程是同步进行的；并且上述第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储加AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失。
[0082]本实施例提供的电力线载波通信芯片，通过AFE将模数转换后的第一接收数据发送至第二存储器中，由OFDM处理模块从第二存储器中获取第一接收数据进行处理后发送至第一存储器后，AFE发送模数转换后的第二接收数据至第二存储器中，并且MCU从第一存储器中获取译码后的第一接收数据的同时，OFDM处理模块处理第二发送数据，提高了 OFDM电力线载波通信芯片数据的传输效率和处理速度。
[0083]进一步地，图6A为本发明提供的一种电力线载波通信芯片实施例十一的结构示意图，图6B为本发明提供的一种电力线载波通信芯片实施例十二的结构示意图，图6C为本发明提供的一种电力线载波通信芯片实施例十三的结构示意图，图6D为本发明提供的一种电力线载波通信芯片实施例十四的结构示意图，图6E为本发明提供的一种电力线载波通信芯片实施例十五的结构示意图，图6F为本发明提供的一种电力线载波通信芯片实施例十TK的结构不意图；在上述实施例的基础上，所述OFDM处理I旲块20包括的去循环如缀移窗模块304、FFT模块303、解调模块302以及译码模块301中，至少一对相邻的第三模块和第四模块之间设置有第三存储器50 ;所述第三模块，用于将经过处理的接收数据发送至所述第三存储器50 ;所述第四模块，用于在所述控制模块30的控制下，从所述第三存储器50中获取经过所述第三模块处理的接收数据。
[0084]具体的，在上述实施例的基础上，至少一对相邻的第一模块和第二模块之间设置有第三存储器50，可以有以下几种实现方式:
[0085](I)一对相邻的第一模块和第二模块之间设有第三存储器50，即第三存储器50可以位于去循环前缀移窗模块304和FFT模块303之间，也可以位于FFT303模块和解调模块302之间，还可以位于解调模块302模块和译码模块301之间，也就是说电力线载波通信数据处理流程中可以有三个存储器:第一存储器101、第二存储器102、第三存储器50。
[0086]如图6A所示，第三存储器50位于去循环前缀移窗模块304和FFT模块303之间时，控制模块30使能AFE40从电力线上接收对端耦合电路发送的第一接收数据，并对接收到的第一接收数据进行模数转换处理，并进行同步头的检测，以使后端的处理模块能够准确获取到第一接收数据；控制模块30检测到同步头之后，将数据存储至第二存储器102中，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块304读取第二存储器102中左半部分的第一接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第一接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至第三存储器50，由于第二存储器102是乒乓结构，所以在去循环前缀移窗模块304读取第二存储器102左半部分的第一接收数据时，AFE40依然可以发送模数转换后的第二接收数据至第二存储器102中的右半部分，确保数据不会丢失。
[0087]之后，控制模块30使能FFT模块303进行FFT运算，FFT模块303被使能之后，从第三存储器50中获取映射初始化后的第一接收数据进行FFT运算，并将FFT运算后的第一接收数据发送至解调模块302 ;解调模块302在控制模块30的控制下对FFT运算后的第一接收数据进行解调后发送至译码模块301 ;译码模块301在控制模块30的控制下绝对解调后的第一接收数据进行译码，并将译码后的第一接收数据存储至第一存储器101中；控制模块30检测到FFT模块303中的FFT运算结束，说明第三存储器50中的数据已经被读空，则控制模块30使能去循环前缀移窗模块304从第二存储器102中获取模数转换后的第二接收数据进行去循环前缀和移窗处理，并进行数据映射初始化之后将处理后的数据发送至第三存储器50中，同时控制模块30还使能MCUlO从第一存储器101中读取译码后的第一接收数据，直至MCUlO将第一存储器101中的译码后的第一接收数据读取完之后，使能FFT模块303从第三存储器50中获取映射初始化后的第二接收数据进行FFT运算、解调模块302对FFT运算后的第二接收数据进行解调处理以及译码模块301对解调处理后的第二接收数据进行译码运算，译码模块301将译码后的第二接收数据存储至第一存储器101中。
[0088]如图6B所示，第三存储器50位于FFT模块303和解调模块302之间时，控制模块30使能AFE40从电力线上接收对端耦合电路发送的第一接收数据，并对接收到的第一接收数据进行模数转换处理，并进行同步头的检测，以使后端的处理模块能够准确获取到第一接收数据；控制模块30检测到同步头之后，将数据存储至第二存储器102中，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块304读取第二存储器102中左半部分的第一接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第一接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至FFT模块303 ；控制模块30使能FFT模块303对映射初始化后的第一接收数据进行FFT运算后将FFT运算后的第一接收数据存储至第三存储器50中，当控制模块检测到FFT模块303运算结束时，使能解调模块302从第三存储器50中获取FFT运算后的第一接收数据进行解调运算后发送至译码模块301，然后由译码模块301将解调后的第一接收数据进行译码后发送至第一存储器101 ;当控制模块30检测到解调模块302的解调运算结束时，控制模块30使能去循环前缀移窗模块304从第二存储器102中获取模数转换后的第二接收数据进行去循环前缀和移窗处理，并将去循环前缀和移窗处理后的第二接收数据发送至FFT模块303进行FFT运算后发送至第三存储器50 ；当控制模块30检测到译码模块301运算结束时，控制模块30使能MCUlO从第一存储器101中获取译码后的第一接收数据，直至MCUlO将第一存储器101中的译码后的第一接收数据读取完之后，使能解调模块302从第三存储器50中获取FFT运算后的第二接收数据进行解调运算。
[0089]如图6C所示，第三存储器50位于解调模块302和译码模块301之间时，控制模块30使能AFE40从电力线上接收对端耦合电路发送的第一接收数据，并对接收到的第一接收数据进行模数转换处理，并进行同步头的检测，以使后端的处理模块能够准确获取到第一接收数据；控制模块30检测到同步头之后，将数据存储至第二存储器102中，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块304读取第二存储器102中左半部分的第一接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第一接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至FFT模块303 ；控制模块30使能FFT模块303对映射初始化后的第一接收数据进行FFT运算后将FFT运算后的第一接收数据发送至解调模块302 ;解调模块302在控制模块30的控制下对FFT运算后的第一接收数据进行解调，并将解调后的第一接收数据存储至第三存储器50中；当控制模块检测到解调模块302解调运算结束时，控制模块30使能译码模块301从第三存储器50中获取解调后的第一接收数据进行译码后将译码后的第一接收数据发送至第一存储器101中；当控制模块30检测到译码模块301的译码处理结束时，说明第三存储器50中的数据已经被读空，则使能去循环前缀移窗模块304从第二存储器102中获取第二接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第二接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至FFT模块303 ;控制模块30使能FFT模块
303对映射初始化后的第二接收数据进行FFT运算后将FFT运算后的第二接收数据发送至解调模块302 ;解调模块302在控制模块30的控制下对FFT运算后的第二接收数据进行解调，并将解调后的第二接收数据存储至第三存储器50中；同时控制模块30使能MCUlO从第一存储器101中获取译码后的第一接收数据，直至MCUlO将第一存储器101中的译码后的第一接收数据读取完之后，使能译码模块301从第三存储器50中获取解调后的第二接收数据进行译码，译码模块301将译码后的第二接收数据存储至第一存储器101中。
[0090](2)两对相邻的第一模块和第二模块之间分别设有一个存储器，则存储器A501和存储器B502的位置可以由三种方式，即第一种:去循环前缀移窗模块304和FFT模块303之间设有一个存储器，假设为存储器A501，FFT模块303和解调模块302之间设置有一个存储器，假设为存储器B502 ;第二种:去循环前缀移窗模块304和FFT模块303之间设有一个存储器，假设为存储器A501，解调模块302和译码模块301之间设有一个存储器，假设为存储器B502 ;第三种:FFT模块303和解调模块302之间设置有一个存储器，假设为存储器A501 ;解调模块302和译码模块301之间设有一个存储器，假设为存储器B502 ;也就是说电力线载波通信数据处理流程中可以有四个存储器，分别为:第一存储器101、第二存储器102、存储器A501以及存储器B502。
[0091]针对第一种情况，如图6D所示，控制模块30使能AFE40从电力线上接收对端耦合电路发送的第一接收数据，并对接收到的第一接收数据进行模数转换处理，并进行同步头的检测，以使后端的处理模块能够准确获取到第一接收数据；控制模块30检测到同步头之后，将数据存储至第二存储器102中，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块304读取第二存储器102中左半部分的第一接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第一接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至存储器A501，由于第二存储器102是乒乓结构，所以在去循环前缀移窗模块304读取第二存储器102左半部分的第一接收数据时，AFE40依然可以发送模数转换后的第二接收数据至第二存储器102中的右半部分，确保数据不会丢失。
[0092]当控制模块30检测到去循环前缀移窗模块304的运算结束之后，控制模块30使能FFT模块303进行FFT运算，FFT模块303被使能之后，从存储器A501中获取映射初始化后的第一接收数据进行FFT运算，并将FFT运算后的第一接收数据发送至存储器B502中；当控制模块30检测到FFT模块303中的FFT运算结束时，说明存储器A501中的数据已经被读空，则使能去循环前缀移窗模块304从第二存储器102中获取模数转换后的第二接收数据进行去循环前缀和移窗处理，并进行数据映射初始化之后将处理后的数据发送至存储器A501中，准备进行FFT运算，同时控制模块30还使能解调模块302从存储器B502中获取FFT运算后的第一接收数据进行解调，解调模块302将解调后的第一接收数据发送至译码模块301，由译码模块301对解调后的第一接收数据进行译码后发送至第一存储器101中；当控制模块30检测到解调模块302的解调运算结束后，说明存储器B502中的数据已经被读空，则控制模块30使能FFT模块303从存储器A501中获取映射初始化后的第二接收数据进行FFT运算，并将运算后的第二接收数据发送至存储器B502中；当控制模块30检测到译码模块301的译码运算结束后，控制模块30使能MCUlO从第一存储器101中读取译码后的第一接收数据，直至MCUlO将第一存储器101中的译码后的第一接收数据读取完之后，使能解调模块302从存储器B502中获取FFT运算后的第二接收数据进行解调。
[0093]针对第二种情况，如图6E所示，控制模块30使能AFE40从电力线上接收对端耦合电路发送的第一接收数据，并对接收到的第一接收数据进行模数转换处理，并进行同步头的检测，以使后端的处理模块能够准确获取到第一接收数据；控制模块30检测到同步头之后，将数据存储至第二存储器102中，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块304读取第二存储器102中左半部分的第一接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第一接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至存储器A501，由于第二存储器102是乒乓结构，所以在去循环前缀移窗模块304读取第二存储器102左半部分的第一接收数据时，AFE40依然可以发送模数转换后的第二接收数据至第二存储器102中的右半部分，确保数据不会丢失。
[0094]当控制模块30检测到去循环前缀移窗模块304的运算结束之后，控制模块30使能FFT模块303进行FFT运算，FFT模块303被使能之后，从存储器A501中获取映射初始化后的第一接收数据进行FFT运算，并将FFT运算后的第一接收数据发送至解调模块302，解调模块302在控制模块30的控制下对FFT运算后的第一接收数据进行解调并将解调后的第一接收数据发送至存储器B502中；控制模块30检测到FFT模块303的FFT运算结束时，使能去循环前缀移窗模块304从第二存储器102中获取第二接收数据进行去循环前缀和移窗处理，并进行数据映射初始化之后将处理后的数据发送至存储器A501中，控制模块30检测到解调模块302的解调运算结束时，使能译码模块301从存储器B502中获取解调后的第一接收数据进行译码后发送至第一存储器101 ;控制模块30检测到译码模块301的译码运算结束时，说明存储器B502中的数据已经被读空，则使能FFT模块303从存储器A501中获取映射初始化后的第二接收数据进行FFT运算后将FFT运算后的第二接收数据发送至解调模块302，解调模块302对FFT运算后的第二接收数据进行解调后发送至存储器B502中，同时控制模块30还使能MCUlO从第一存储器101中读取译码后的第一接收数据，直至MCUlO将第一存储器101中的译码后的第一接收数据读取完之后，使能译码模块301从存储器B502中获取解调后的第二接收数据进行译码。
[0095]针对第三种情况，如图6F所示，控制模块30使能AFE40从电力线上接收对端耦合电路发送的第一接收数据，并对接收到的第一接收数据进行模数转换处理，并进行同步头的检测，以使后端的处理模块能够准确获取到第一接收数据；控制模块30检测到同步头之后，将数据存储至第二存储器102中，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块304读取第二存储器102中左半部分的第一接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第一接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至FFT模块303 ;控制模块30使能FFT模块303对映射初始化后的第一接收数据进行FFT运算后将FFT运算后的第一接收数据存储至存储器A501中，当控制模块30检测到FFT模块303的FFT运算结束时，使能解调模块302从存储器A501中获取FFT运算后的第一接收数据进行解调运算后发送至存储器B502中；控制模块30检测到解调模块302的解调运算结束时，说明存储器A501中的数据已经被读空，则使能去循环前缀移窗模块304从第二存储器102中获取模数转换后的第二接收数据进行去循环前缀和移窗处理，并对去循环前缀和移窗处理后的第二接收数据进行数据映射初始化后发送至FFT模块303，FFT模块303在控制模块30的控制下对映射初始化后的第二接收数据进行FFT运算后发送至存储器A501中，同时控制模块30还使能译码模块301从存储器B502中获取解调后的第一接收数据进行译码后将译码后的第一接收数据发送至第一存储器101中；控制模块30检测到译码模块301的译码运算结束时，说明存储器B502中的数据已经被读空，则使能解调模块302从存储器A501中获取FFT运算后的第二接收数据进行解调后发送至存储器B502中，同时控制模块30还使能MCUlO从第一存储器101中读取译码后的第一接收数据，直至MCUlO将第一存储器101中的译码后的第一接收数据读取完之后，使能译码模块301从存储器B502中获取解调后的第二接收数据进行译码。
[0096](3)三对相邻的第一模块和第二模块之间分别设有一个存储器，即去循环前缀移窗模块304模块和FFT模块303之间设有一个存储器，并且这个存储器也设置在FFT模块303和解调模块302之间，同时解调模块302和译码模块301之间设有一个存储器，也就是电力线载波通信数据处理流程中有5个存储器。下面的实施例十七是对这一情况进行的具体描述。
[0097]在上述实施例的基础上，图7为本发明提供的电力线载波通信芯片实施例十七的结构示意图，优选的，所述去循环前缀移窗模块304与所述FFT模块303之间设有第五存储器105，并且第五存储器105也位于所述解调模块302和所述FFT模块303之间；所述解调模块302与所述译码模块301之间设有第四存储器104 ;所述去循环前缀移窗模块304，用于在所述控制模块30的控制下从所述第二存储器102中获取接收数据，并将去循环前缀和移窗后的接收数据发送至所述第五存储器105 ;所述FFT模块303，用于在所述控制模块30的控制下从所述第五存储器105中获取去循环前缀和移窗后的接收数据，并将FFT运算后的接收数据发送至所述第五存储器105中；所述解调模块302，用于在所述控制模块30的控制下获取第五存储器105存储的FFT运算后的接收数据，并将解调后的接收数据发送至所述第四存储器104中；所述译码模块301，用于在所述控制模块30的控制下从所述第四存储器104中获取解调后的接收数据，并将译码后的接收数据发送至所述第一存储器101中。
[0098]具体的，控制模块30使能AFE40从电力线上接收对端耦合电路发送的第一接收数据，并对接收到的第一接收数据进行模数转换处理，并进行同步头的检测，以使后端的处理模块能够准确获取到第一接收数据；控制模块30检测到同步头之后，将数据存储至第二存储器102中，该第二存储器102采用乒乓结构，被分为左半部分和右半部分，左半部分存储AFE40发送的第一接收数据，右半部分存储AFE40发送的第二接收数据，确保AFE40发送的数据不会丢失；当左半部分被AFE40写满后，控制模块30使能控制去循环前缀移窗模块
304读取第二存储器102中左半部分的第一接收数据进行去循环前缀和移窗处理，并去循环前缀和移窗处理后的第一接收数据进行数据映射初始化，并将映射初始化后的第一接收数据发送至第五存储器105中；由于第二存储器102是乒乓结构，所以在去循环前缀移窗模块304读取第二存储器102左半部分的第一接收数据时，AFE40依然可以发送模数转换后的第二接收数据至第二存储器102中的右半部分，确保数据不会丢失。
[0099]当控制模块30检测到去循环前缀移窗模块304的运算结束之后，控制模块30使能FFT模块303进行FFT运算，FFT模块303被使能之后，从第五存储器105中获取映射初始化后的第一接收数据进行FFT运算，并将FFT运算后的第一接收数据继续发送至第五存储器105中；之后控制模块30使能解调模块302进行解调处理，该解调模块302采用的是相对移相键控(Differential Binary Phase Shift Keying以下简称DBPSK)或者四相相对移相键控(Differential Quadrature Phase Shift Keying,以下简称DQPSK),解调模块302将解调后的第一接收数据存储至第四存储器104中；控制模块30检测到解调模块302的解调运算已经结束，说明第五存储器105中的数据已经被解调模块302读空，则控制模块30使能去循环前缀移窗模块304从第二存储器102中获取第二接收数据进行去循环前缀和移窗处理，并将去循环前缀和移窗处理后的第二接收数据进行映射初始化后存储至第五存储器105中，当控制模块30检测到去循环前缀移窗模块304对第二接收数据处理结束时，则控制模块30使能FFT模块303从第五存储器105中获取映射初始化后的第二接收数据进行FFT运算处理，并将FFT运算处理后的第二接收数据存储在第五存储器105中，准备解调处理；控制模块30使能译码模块301从第四存储器104中获取解调后的第一接收数据进行译码处理，并将译码处理后的第一接收数据存储至第一存储器101中；当控制模块30检测到译码模块301的译码运算结束时，说明第四存储器104中的数据已经被读空，控制模块30使能解调模块302从第五存储器105中获取经过FFT运算后的第二接收数据进行解调处理，并将解调处理后的第二接收数据存储至第四存储器104中；同时控制模块30使能MCUlO从第一存储器101中获取译码后的第一接收数据，直至MCUlO将第一存储器101中的译码后的第一接收数据读取完之后，使能译码模块301从第四存储器104中获取解调后的第二接收数据进行译码，译码模块301将译码后的第二接收数据存储至第一存储器101中，需要注意的是，本发明中的FFT模块303和IFFT模块203可以是同一个模块，二者可以复用，即在接收数据时，该模块的作用是对接收数据进行FFT运算，在发送数据时，该模块的作用是对发送数据进行FFT运算。
[0100]进一步地,在图7所示实施例的基础上,优选的,所述OFDM处理模块20还包括:信道评估模块305，所述信道评估模块305用于对FFT运算后的接收数据进行信道评估运算，并将评估运算值发送至所述解调模块302 ;所述信道评估模块305与所述解调模块302之间设有第六存储器106，并且第五存储器105也位于FFT模块303和所述信道评估模块305之间；所述信道评估模块305，用于在所述控制模块30的控制下从所述第五存储器105中获取FFT运算后的接收数据，并将信道评估运算值发送至所述第六存储器106中。
[0101]具体的，在第五存储器105中存储了经过FFT运算后的第一接收数据之后，控制模块30分别使能解调模块302和信道评估模块305从第五存储器105中获取经过FFT运算后的第一接收数据，信道评估模块305对经过FFT运算化后的第一接收数据进行信道评估，并将信道评估值发送至第六存储器106中，解调模块302从第五存储器105中获取FFT运算后的第一接收数据，以及，从第六存储器106中获取第一接收数据的信道评估值，并根据信道评估值对获取到的第一接收数据进行解调，确保数据解调的准确性，之后，解调模块
302将解调后的第一接收数据发送至第四存储器104中。
[0102]本实施例提供的电力线载波通信芯片，通过在相邻模块之间分别设置存储器，以存储各模块处理后的数据，并且通过各存储器的设置，使得后一帧数据不用等到前一帧数据处理完成后才进行后一帧数据的处理，即OFDM处理模块所包含的各个模块间的运算是独立完成的，有效的提高了芯片的处理速度，也节省了各个模块的硬件资源。
[0103]本领域普通技术人员可以理解:实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括:R0M、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
[0104]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种电力线载波通信芯片，其特征在于，包括:微处理器MCU、控制模块、正交频分复用OFDM处理模块以及模拟前端AFE ;所述MCU与所述OFDM处理模块之间设有第一存储器，所述OFDM处理模块和所述AFE之间设有第二存储器； 所述MCU，用于将发送数据发送至所述第一存储器；所述控制模块用于控制所述OFDM处理模块从所述第一存储器中获取所述发送数据，还用于控制所述AFE从所述第二存储器中获取经过所述OFDM处理模块调制处理后的发送数据；所述OFDM处理模块，用于在所述控制模块的控制下，从所述第一存储器中获取所述发送数据，还用于对所述发送数据进行调制处理后发送至所述第二存储器；所述AFE，用于在所述控制模块的控制下，从所述第二存储器中获取经过所述OFDM处理模块调制处理后的发送数据，还用于对经过所述OFDM处理模块调制处理后的发送数据进行数模转换后发送至与所述电力线载波通信芯片连接的耦合电路； 或者， 所述AFE，用于在所述控制模块的控制下，接收与所述电力线载波通信芯片连接的所述耦合电路发送的接收数据，对所述接收数据进行模数转换后发送至所述第二存储器；所述控制模块，用于控制所述OFDM处理模块从所述第二存储器中获取经过所述AFE模数转换后的接收数据，并使能所述MCU从所述第一存储器中获取经过所述OFDM处理模块解调处理后的接收数据；所述OFDM处理模块，用于在所述控制模块的控制下，从所述第二存储器中获取经过所述AFE模数转换后的接收数据，对经过所述AFE模数转换后的接收数据进行解调处理后发送至所述第一存储器；所述MCU，用于在所述控制模块的控制下，从所述第一存储器中获取经过所述OFDM处理模块解调后的接收数据。
2.根据权利要求1所述的芯片，其特征在于，所述OFDM处理模块包括:编码模块、调制模块、快速傅里叶逆变换IFFT模块以及加循环前缀加窗模块； 所述编码模块，用于在所述控制模块的控制下，从所述第一存储器中获取所述发送数据，对所述发送数据进行编码后发送至所述调制模块；所述调制模块，用于在所述控制模块的控制下，对编码后的发送数据进行调制后发送至所述IFFT模块；所述IFFT模块，用于在所述控制模块的控制下，对调制后的发送数据进行IFFT运算后发送至所述加循环前缀加窗模块；所述加循环前缀加窗模块，用于在所述控制模块的控制下，对IFFT运算后的发送数据进行加循环前缀和加窗后发送至所述第二存储器。
3.根据权利要求2所述的芯片，其特征在于，所述OFDM处理模块包括的编码模块、调制模块、IFFT模块以及加循环前缀加窗模块中，至少一对相邻的第一模块和第二模块之间设置有第三存储器； 所述第一模块，用于在所述控制模块的控制下，将经过所述第一模块处理的发送数据发送至所述第三存储器； 所述第二模块，用于在所述控制模块的控制下，从所述第三存储器中获取经过所述第一模块处理的发送数据。
4.根据权利要求2所述的芯片，其特征在于，所述编码模块和所述调制模块之间设有第四存储器；所述调制模块和所述IFFT模块之间设有第五存储器；所述IFFT模块与所述加循环前缀加窗模块之间设有第六存储器； 所述编码模块，用于在所述控制模块的控制下，从所述第一存储器中获取所述发送数据，并将编码后的发送数据发送至所述第四存储器；所述调制模块，用于在所述控制模块的控制下，从所述第四存储器中获取编码后的发送数据，并将调制后的发送数据发送至所述第五存储器；所述IFFT模块，用于在所述控制模块的控制下，获取第五存储器存储的调制后的发送数据，并将IFFT运算后的发送数据发送至所述第六存储器；所述加循环前缀加窗模块，用于在所述控制模块的控制下，从所述第六存储器中获取IFFT运算后的发送数据，并将加循环前缀和加窗后的发送数据发送至所述第二存储器。
5.根据权利要求4所述的芯片，其特征在于，所述第五存储器中存储的调制后的发送数据映射至所述第六存储器中；所述IFFT模块，用于在所述控制模块的控制下，从所述第六存储器中获取调制后的发送数据。
6.根据权利要求1所述的芯片，其特征在于，所述OFDM处理模块包括:去循环前缀移窗模块、快速傅里叶变换FFT模块、解调模块以及译码模块； 所述去循环前缀移窗模块，用于在所述控制模块的控制下，从第二存储器中获取接收数据，对所述接收数据进行去循环前缀和移窗后发送至所述FFT模块；所述FFT模块，用于在所述控制模块的控制下，对去循环前缀和移窗后的接收数据进行FFT运算后发送至所述解调模块；所述解调模块，用于在所述控制模块的控制下，对所述FFT运算后的接收数据进行解调后发送至所述译码模块；所述译码模块，用于在所述控制模块的控制下，对所述解调后的接收数据进行译码后发送至所述至第一存储器。
7.根据权利要求6所述的芯片，其特征在于，所述OFDM处理模块包括的去循环前缀移窗模块、FFT模块、解调模块以及译码模块中，至少一对相邻的第三模块和第四模块之间设置有第三存储器； 所述第三模块，用于在所述控制模块的控制下，将经过所述第三模块处理的接收数据发送至所述第三存储器； 所述第四模块，用于在所述控制模块的控制下，从所述第三存储器中获取经过所述第三模块处理的接收数据。
8.根据权利要求6所述的芯片，其特征在于，所述去循环前缀移窗模块与所述FFT模块之间设有第五存储器，并且第五存储器也位于所述解调模块和所述FFT模块之间；所述解调模块与所述译码模块之间设有第四存储器； 所述去循环前缀移窗模块，用于在所述控制模块的控制下，从所述第二存储器中获取接收数据，并将去循环前缀和移窗后的接收数据发送至所述第五存储器；所述FFT模块，用于在所述控制模块的控制下，从所述第五存储器中获取去循环前缀和移窗后的接收数据，并将FFT运算后的接收数据发送至所述第五存储器中；所述解调模块，用于在所述控制模块的控制下，获取第五存储器存储的FFT运算后的接收数据，并将解调后的接收数据发送至所述第四存储器中；所述译码模块，用于在所述控制模块的控制下，从所述第四存储器中获取解调后的接收数据，并将译码后的接收数据发送至所述第一存储器中。
9.根据权利要求6-8任一项所述的芯片，其特征在于，所述OFDM处理模块还包括:信道评估模块，所述信道评估模块用于对FFT运算后的接收数据进行信道评估运算，并将评估运算值发送至所述解调模块。
10.根据权利要求9所述的芯片，其特征在于，所述信道评估模块与所述解调模块之间设有第六存储器，并且第五存储器也位于FFT模块和所述信道评估模块之间； 所述信道评估模块，用于在所述控制模块的控制下，从所述第五存储器中获取FFT运算后的接收数据，并将信道评估运算值发送至所述第六存储器中。
【文档编号】H04B3/56GK104242990SQ201310254111
【公开日】2014年12月24日 申请日期:2013年6月24日 优先权日:2013年6月24日
【发明者】金江晓, 潘松, 沈力为, 陈光胜 申请人:上海海尔集成电路有限公司