均衡器电路和包括均衡器电路的接收器电路的制作方法
【专利摘要】一种均衡器电路包括：输入端子；上拉驱动单元，所述上拉驱动单元适用于基于输入端子的信号来上拉驱动输出端子；下拉驱动单元，所述下拉驱动单元适用于下拉驱动输出端子；以及电容器，所述电容器连接在输入端子和输出端子之间。
【专利说明】均衡器电路和包括均衡器电路的接收器电路
[0001] 相关申请的交叉引用
[0002] 本申请要求2013年4月17日提交的申请号为10-2013-0042203的韩国专利申请 的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003] 本发明的示例性实施例涉及均衡器电路和包括均衡器电路的接收器电路。
【背景技术】
[0004] 在电系统中，信号在集成电路（1C)芯片内或者在两个或更多个1C芯片之间传送。 当信号在两个或更多个1C芯片之间传送时，信号可以经由印刷电路板（PCB)上的传输线、 电缆或者其他方式来传送。此外，即使当信号在1C芯片内传送时，信号也可以经由芯片内 的线来传送。当信号从发送端传送到接收端时，发生信号损失。因此，在很多情况下，可以 在接收端提供补偿信号损失的电路。
[0005] 在高速信号传输期间，均衡器或连续时间线性均衡器（CTLE)电路补偿信号损失。 图1是说明信道101、均衡器102、以及均衡器所恢复的信号103的频率响应的图。在图1 中，信道的频率响应101表示信道(信号传输线)中的信号损失。随着传送的信号频率增大， 信号损失逐步地增大。均衡器的频率响应102表示均衡器的频率响应特性。均衡器设计成 随着信号的频率增大而具有高增益。频率响应103表示均衡器所恢复的信号的频率响应特 性。当信道上的信号损失随着信号的频率的增大而增大时，均衡器的增益随着信号的频率 的增大而增大。因而，均衡器所恢复的信号在宽频带中具有恒定的响应特性。
[0006] 图2是现有的均衡器200的配置图。
[0007] 参见图2,均衡器200包括电阻器201至207以及电容器208和209。均衡器200 均衡第一端子IN和第二端子INB的输入信号IN和INB。差分放大器210将均衡信号IN_E 和INB_E差分放大，并且感测输入信号IN和INB的电平。
[0008] 均衡器200的频率响应特性通过可变电阻器204和205的电阻值Rvar来控制。通 过调整可变电阻器204和205的电阻值Rvar，均衡器200的频率响应特性被最优化为图1 中所示的均衡器的频率响应102,补偿了如图1中所示的信道中的信号损失101。可变电阻 器204和205的电阻值的调整不仅改变均衡器200的频率响应特性，还改变均衡信号IN_E 和INB_E的电压电平。图3说明信号IN_E和INB_E的根据可变电阻器204和205的电阻值 Rvar的低电压值。低电压值表示当信号IN_E和INB_E为低电平时均衡信号IN_E和INB_E 的电压值。参见图3,可以看出，随着可变电阻器204和205的电阻值Rvar增大，均衡信号 IN_E和INB_E的电压电平减小。
[0009] 均衡信号IN_E和 INB_E的电压电平的改变对全差分系统没有影响，在所述全差分 系统中，取反均衡输入信号INB_E的电压电平随着均衡输入信号IN_E的电压电平的变化一 起改变。
[0010] 然而，均衡输入信号IN_E的电压电平上的变化可能在伪差分系统(所述伪差分系 统以单端方式来传送输入信号IN，并且利用参考电压VREF来判断输入信号IN的逻辑值） 中产生问题。这是因为在参考电压VREF的电平不改变的情况下，均衡输入信号IN_E的电 平的变化在判断输入信号IN的逻辑电平时可能产生问题。均衡参考电压VREF不是这个问 题的解决方法。因为从伪差分系统供应的参考电压VREF是经由非常微弱的电流(与输入信 号IN和INB的驱动电流的十分之几相对应)来驱动的，所以大量电流由于终端电阻201、204 以及205而不可避免地经过均衡器200,使得难以通过均衡器200来均衡参考电压VREF。
[0011] 简言之，在伪差分系统中使用均衡器200是不合适的，因为在调整均衡器200时均 衡输入信号IN_E的电压电平的变化是不可避免的，同时通过均衡器200来均衡参考电压 VREF也是不合适的。
【发明内容】
[0012] 各种实施例针对适用于伪差分信号传输系统的均衡器电路和包括所述均衡器电 路的接收器电路。
[0013] 在一个实施例中，一种均衡器电路可以包括：输入端子；上拉驱动单元，所述上拉 驱动单元适用于响应于输入端子的信号而上拉驱动输出端子；下拉驱动单元，所述下拉驱 动单元适用于下拉驱动输出端子；以及电容器，所述电容器连接在输入端子和输出端子之 间。
[0014] 在一个实施例中，一种接收器电路可以包括：第一输入端子；第一上拉驱动单兀， 所述第一上拉驱动单兀适用于基于第一输入端子的信号来上拉驱动第一输出端子；第一下 拉驱动单元，所述第一下拉驱动单元适用于下拉驱动第一输出端子；第一电容器，所述第一 电容器连接在第一输入端子和第一输出端子之间；第二输入端子；第二上拉驱动单元，所 述第二上拉驱动单元适用于基于第二输入端子的信号来上拉驱动第二输出端子；第二下拉 驱动单元，所述第二下拉驱动单元适用于下拉驱动第二输出端子；以及差分放大单元，所述 差分放大单元适用于差分放大第一输出端子和第二输出端子的信号。
[0015] 在一个实施例中，一种接收器电路可以包括：第一至第N第一输入端子；第一至第 N第一上拉驱动单元，所述第一至第N第一上拉驱动单元分别适用于基于第一输入端子的 相应信号来上拉驱动第一输出端子中的相应一个；第一至第N第一下拉驱动单元，所述第 一至第N第一下拉驱动单元分别适用于下拉驱动第一输出端子中的相应一个；第一至第N 电容器，所述第一至第N电容器分别连接在第一输入端子中的相应一个与第一输出端子中 的相应一个之间；第二输入端子；第二上拉驱动单元，所述第二上拉驱动单元适用于基于 第二输入端子的信号来上拉驱动第二输出端子；第二下拉驱动单元，所述第二下拉驱动单 元适用于下拉驱动第二输出端子；以及第一至第N差分放大单元，所述第一至第N差分放大 单元适用于将第一输出端子的信号和第二输出端子的信号差分放大。
[0016] 在一个实施例中，一种均衡器电路可以包括：输入端子；下拉驱动单元，所述下拉 驱动单元适用于基于输入端子的信号来下拉驱动输出端子；上拉驱动单元，所述上拉驱动 单元适用于上拉驱动输出端子；以及电容器，所述电容器连接在输入端子和输出端子之间。
【专利附图】
【附图说明】
[0017] 图1是说明信道101、均衡器102以及均衡器所恢复的信号103的频率响应的图。
[0018] 图2是现有的均衡器200的配置图。
[0019] 图3说明均衡信号IN_E和INB_E的基于可变电阻器204和205的电阻值Rvar的 低电压值。
[0020] 图4是根据本发明的一个实施例的均衡器电路400的配置图。
[0021] 图5是说明均衡器电路400的频率响应特性的曲线图。
[0022] 图6是图4中所示的均衡器电路400的详细配置图。
[0023] 图7是根据本发明的一个实施例的接收器电路的配置图。
[0024] 图8是根据本发明的另一个实施例的接收器电路的配置图。
[0025] 图9是根据本发明的另一个实施例的均衡器电路900的配置图。
[0026] 图10是图9中所示的均衡器电路900的详细配置图。
【具体实施方式】
[0027] 下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施， 而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完 整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记与本发明的各个附 图和实施例中的相似编号部分直接相对应。
[0028] 也应当注意的是，在本说明书中，"连接/耦接"不仅是指一个部件与另一个部件直 接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要不在句子中特意提及，单 数形式可以包括复数形式。
[0029] 图4是根据本发明的一个实施例的均衡器电路400的配置图。
[0030] 参见图4,均衡器电路400包括：上拉驱动单元410、下拉驱动单元420以及电容器 Cz。图4说明均衡器电路400利用电源电压VDD作为上拉电压，并且利用接地电压VSS作 为下拉电压。然而，也可以利用其它的电压作为上拉电压和下拉电压。
[0031] 上拉驱动单元410被配置成基于均衡器电路400的输入端子IN的信号来上拉驱 动均衡器电路400的输出端子IN_E。上拉驱动单元410的驱动能力随着输入端子IN的信 号的电压电平增大而增大。上拉驱动单元410可以包括：上拉可变电阻器R UP和开关元件 411。上拉可变电阻器RUP被配置成上拉驱动输出端子IN_E，开关元件411被配置成基于输 入端子IN的信号来控制上拉可变电阻器R UP的上拉驱动操作。开关元件411可以是匪0S 晶体管。
[0032] 下拉驱动单元420被配置成下拉驱动输出端子IN_E。下拉驱动单元420可以包括 可变电阻器R dn。
[0033] 电容器Cz连接在输入端子IN和输出端子IN_E之间，并且被配置成形成均衡器电 路400的频率响应的极点。
[0034] 在图4的均衡器电路400中，输入端子IN的信号施加到晶体管411的栅极。因而， 在输入端子IN与电压端子VDD和VSS之间或者在输入端子IN和输出端子IN_E之间不形 成直流路径。因此，可以在输入端子IN中防止过量的电流损耗。结果，均衡器电路400适 用于伪差分信号传输系统，所述伪差分信号传输系统使用以较小电流量来驱动的参考电压 VREF〇
[0035] 图5是说明均衡器电路400的频率响应特性的曲线图。在图5中，零点ωζ、极点 ?^和ωρ2以及增益Av_和Av_可以表示如下。
[0036] ?z=l/{(RM〇s+Rup) *Cz)}
[0037] ω ρι=1/ [ {(RM0s+Rup) //RDN} *CZ]
[0038] wP2=1/(Resr*Cz)
[0039] AV_-RDN/ {(RMQS+RUP+RDN) *CZ}
[0040] AV|HIGH-Cz/(Cz+Cpar)
[0041] 这里，RMQS表不开关兀件411的电阻值，CPAK表不输出端子下拉电压端子VSS 之间的寄生电容值，RESK表示当假设电容器Cz表示为纯电容器和串联连接的电阻器时电容 器c z的电阻值。
[0042] 图6是均衡器电路400的详细配置图。
[0043] 参见图6,上拉驱动单元410可以包括多个PM0S晶体管P1至P4、多个匪0S晶体管 N1至N4、以及多个上拉电阻器R1至R4。PM0S晶体管P1至P4和上拉电阻器R1至R4与图 4的上拉可变电阻器RUP相对应，NM0S晶体管N1至N4与图4的开关元件411相对应。PM0S 晶体管P1至P4被配置成接收第一码P〈0:3>的相应比特。第一码P〈0:3>控制上拉可变电 阻器RUP的电阻值。随着通过第一码而导通的PM0S晶体管的数目增加，上拉可变电阻器R UP 的电阻值减小。
[0044] 下拉驱动单元420包括多个NM0S晶体管N5至N8和多个下拉电阻器R5至R8。 NM0S晶体管N5至N8被配置成接收第二码N〈0:3>的相应比特。第二码N〈0:3>调整下拉可 变电阻器R DN的电阻值。随着通过第二码而导通的NM0S晶体管的数目增加，下拉可变电阻 器RDN的电阻值减小。
[0045] 可以调整第一码P〈0:3>和第二码N〈0:3>以改变可变电阻器RUP和R DN的电阻值， 这引起均衡器电路400的频率响应特性的改变。
[0046] 图7是根据本发明的一个实施例的接收器电路的配置图。
[0047] 参见图7,接收器电路包括：第一均衡器电路400_1、第二均衡器电路400_2以及差 分放大单元710。第一均衡器电路400_1被配置成均衡第一端子IN的信号，第二均衡器电 路400_2被配置成均衡第二端子INB的信号。差分放大单元710被配置成差分放大第一均 衡器电路400_1和第二均衡器电路400_2的输出端子IN_E和INB_E的信号。要由接收器 电路来接收的输入信号INPUT SIGNAL施加到第一端子IN，参考电压VREF输入到第二端子 INB。参考电压VREF用作判断输入信号INPUT SIGNAL的逻辑高电平和逻辑低电平的参考。
[0048] 第一均衡器电路400_1被配置成均衡施加到第一端子IN的输入信号INPUT SIGNAL。第一均衡器电路400_1可以如参照图4和图6所描述的来配置，并且可以具有如 图5中所示的频率响应特性。
[0049] 第二均衡器电路400_2被配置成均衡施加到第二端子INB的参考电压VREF。第 二均衡器电路400_2用来基于第一均衡器电路400_1所均衡的输入信号IN_E的共模电平 的变化来改变均衡参考电压VREF_E的电平。第二均衡器电路400_2可以如参考图4和图 6所描述的来配置，除了电容器C z以外。电容器Cz可以省略，因为施加到第二均衡器电路 400_2的是仅具有DC分量而没有AC分量的参考电压VREF。第二均衡器电路400_2可以被 形成为具有比第一均衡器电路400_1小的尺寸。例如，第二均衡器电路400_2的内部元件 可以被形成为与第一均衡器电路400_1的内部元件的1/N相对应的尺寸，其中，N是大于1 的实数。对于伪差分信号传输系统，其中参考电压VREF通过强度比输入信号INPUT SIGNAL 小得多的电流来驱动，优选地以与第一均衡器电路400_1相同的方式来设计第二均衡器电 路400_2,但是具有比第一均衡器电路400_1更小的尺寸。
[0050] 差分放大单元710被配置成将第一均衡器电路400_1和第二均衡器电路400_2的 输出端子IN_E和INB_E的信号差分放大。当输出端子IN_E的电压电平比输出端子INB_ E的电压电平高时，差分放大单元710输出具有逻辑"高"的信号OUT，当输出端子INB_E的 电压电平比输出端子IN_E的电压电平高时，差分放大单元710输出具有逻辑"低"的信号 OUT。
[0051] 图7的接收器电路利用第一均衡器电路400_1来均衡输入信号INPUT SIGNAL的 频率增益，同时基于第一均衡器电路400_1的输入信号INPUT SIGNAL的共模电平的变化而 利用第二均衡器电路400_2来改变参考电压VREF的电平。此外，接收器电路经由差分放大 单元710而将均衡输入信号IN_E和均衡参考电压INB_E差分放大，以准确地检测输入信号 INPUT SIGNAL。
[0052] 图8是根据本发明的另一个实施例的接收器电路的配置图。
[0053] 图8说明接收器电路接收多个输入信号INPUT SIGNAL_1至INPUT SIGNAL_N。图 8的接收器电路包括：多个第一均衡器电路400_1_1至400_1_N、第二均衡器电路400_2、以 及多个差分放大单元710_1至710_N。第一均衡器电路400_1_1至400_1_N被配置成均衡 第一输入端子IN_1至第N输入端子IN_N的输入信号INPUT SIGNAL_1至INPUT SIGNAL_N。 第二均衡器电路400_2被配置成均衡第二端子INB的参考电压VREF。差分放大单元710_1 至710_N被配置成将第一均衡器电路400_1_1至400_1_N的输出信号IN_1_E至IN_N_E和 第二均衡器电路400_2的输出信号INB_E差分放大。
[0054] 图8的第一均衡器电路400_1_1至400_1_N采用与图7的第一均衡器电路400_1 相同的方式来配置，并且图8的第二均衡器电路400_2采用与图7的第二均衡器电路400_2 相同的方式来配置。图8的差分放大单元710_1至710_N采用与图7的差分放大单元710 相同的方式来配置。
[0055] 参见图8,可以看出需要均衡多个输入信号INPUT SIGNAL_1至INPUT SIGNAL_N， 然而可以使用仅一个均衡器来均衡参考电压VREF，即仅均衡器400_2。
[0056] 图9是根据本发明的另一个实施例的均衡器电路900的配置图。图9说明下拉驱 动单元920基于输入端子IN的信号来下拉驱动输出端子IN_E的均衡器电路，这与图4的 均衡器电路400不同。
[0057] 参见图9,均衡器电路900包括：上拉驱动单元910、下拉驱动单元920以及电容器 Cz。
[0058] 上拉驱动单元910被配置成上拉驱动输出端子IN_E。上拉驱动单元910可以包括 上拉可变电阻器IV。
[0059] 下拉驱动单元920被配置成基于均衡器电路900的输入端子IN的信号来下拉驱 动均衡器电路900的输出端子IN_E。下拉驱动单元920的驱动能力随着输入端子IN的信 号的电压电平的减小而增大。下拉驱动单元920可以包括用于下拉驱动输出端子IN_E的 下拉可变电阻器R DN，以及用于基于输入端子IN的信号而控制下拉可变电阻器RDN的下拉驱 动操作的开关元件921。开关元件921可以是PM0S晶体管。
[0060] 图9的均衡器电路900采用与均衡器电路400相同的方式来配置和操作，除了基 于输入端子IN的信号来调整下拉驱动能力而不是上拉驱动能力以外。这里不再赘述均衡 器电路900。
[0061] 图10是均衡器电路900的详细配置图。
[0062] 参见图10,上拉驱动单元910可以包括多个PM0S晶体管P11至P14和多个上拉 电阻器R11至R14。PM0S晶体管P11至P14被配置成接收第一码P〈0:3>的相应比特。第 一码P〈0:3>调整上拉可变电阻器R UP的电阻值。随着通过第一码而导通的晶体管的数目增 力口，上拉可变电阻器RUP的电阻值减小。
[0063] 下拉驱动单元920可以包括：多个NM0S晶体管Nil至N14、多个PM0S晶体管P15 至P18、以及多个下拉电阻器R15至R18。NM0S晶体管Nil至N14和下拉电阻器R15至R18 与图9的下拉可变电阻器R DN相对应，PM0S晶体管P15至P18与图9的开关元件921相对 应。NM0S晶体管Nil至N14被配置成接收第二码N〈0:3>的相应比特。第二码N〈0:3>控制 下拉可变电阻器R DN的电阻值。随着通过第二码而导通的NM0S晶体管的数目增加，下拉可 变电阻器RDN的电阻值减小。
[0064] 可以调整第一码P〈0:3>和第二码N〈0:3>以改变可变电阻器RUP和R DN的电阻值， 这引起均衡器电路900的频率响应特性的改变。
[0065] 取代图4和图6中所示的均衡器电路400,图9和图10的均衡器电路900可以用 在图7和图8的接收器电路中。
[0066] 在图4、6、9以及10的实施例中，描述了通过调整可变电阻器RUP和R DN的电阻值来 控制均衡器电路的频率响应特性。然而，可以通过调整电容器(^的电容值以及可变电阻器 RUP和RDN的电阻值来控制均衡器电路的频率响应特性。
[0067] 根据本发明的实施例，可以提供适用于伪差分信号传输系统的均衡器电路以及包 括所述均衡器电路的接收电路。
[0068] 尽管已经出于说明的目的描述了各种实施例，但是对本领域技术人员显然的是， 在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修 改。
[0069] 通过以上实施例可以看出，本申请提供了以下的技术方案。
[0070] 1. -种均衡器电路，包括：
[0071] 输入端子；
[0072] 上拉驱动单元，所述上拉驱动单元适用于基于所述输入端子的信号来上拉驱动输 出端子；
[0073] 下拉驱动单元，所述下拉驱动单元适用于下拉驱动所述输出端子；以及
[0074] 电容器，所述电容器连接在所述输入端子和所述输出端子之间。
[0075] 2.如技术方案1所述的均衡器电路，其中，所述上拉驱动单元包括：
[0076] 上拉可变电阻器，所述上拉可变电阻器适用于上拉驱动所述输出端子；以及
[0077] 开关元件，所述开关元件适用于基于所述输入端子的信号来控制所述上拉可变电 阻器的上拉驱动操作。
[0078] 3.如技术方案2所述的均衡器电路，其中，所述下拉驱动单元包括下拉可变电阻 器，所述下拉可变电阻器适用于下拉驱动所述输出端子。
[0079] 4.如技术方案1所述的均衡器电路，其中，所述上拉驱动单元的驱动能力通过第 一码来调整，所述下拉驱动单元的驱动能力通过第二码来调整。
[0080] 5.如技术方案1所述的均衡器电路，其中，所述上拉驱动单元包括：
[0081] 多个PM0S晶体管，所述多个PM0S晶体管的源极与上拉电压端子连接，并且所述多 个PM0S晶体管的栅极适用于接收第一码的相应比特；
[0082] 多个第一 NM0S晶体管，所述多个第一 NM0S晶体管的相应漏极与所述PM0S晶体管 的相应漏极连接，并且所述多个第一 NM0S晶体管的栅极适用于接收所述输入端子的信号； 以及
[0083] 多个上拉电阻器，所述多个上拉电阻器分别连接在所述第一 NM0S晶体管的相应 源极和所述输出端子之间。
[0084] 6.如技术方案5所述的均衡器电路，其中，所述下拉驱动单元包括：
[0085] 多个第二NM0S晶体管，所述多个第二NM0S晶体管的源极与下拉电压端子连接，并 且所述多个第二NM0S晶体管的栅极适用于接收第二码的相应比特；以及
[0086] 多个下拉电阻器，所述多个下拉电阻器分别连接在所述第二NM0S晶体管的相应 漏极和所述输出端子之间。
[0087] 7. -种接收器电路，包括：
[0088] 第一输入端子；
[0089] 第一上拉驱动单元，所述第一上拉驱动单元适用于基于所述第一输入端子的信号 来上拉驱动第一输出端子；
[0090] 第一下拉驱动单元，所述第一下拉驱动单元适用于下拉驱动所述第一输出端子；
[0091] 第一电容器，所述第一电容器连接在所述第一输入端子和所述第一输出端子之 间；
[0092] 第二输入端子；
[0093] 第二上拉驱动单元，所述第二上拉驱动单元适用于基于所述第二输入端子的信号 来上拉驱动第二输出端子；
[0094] 第二下拉驱动单元，所述第二下拉驱动单元适用于下拉驱动所述第二输出端子； 以及
[0095] 差分放大单元，所述差分放大单元适用于差分放大所述第一输出端子和所述第二 输出端子的信号。
[0096] 8.如技术方案7所述的接收器电路，其中，所述第一输入端子的信号是给所述接 收器的输入信号，所述第二输入端子的信号是参考电压。
[0097] 9.如技术方案8所述的接收器电路，其中，所述第一上拉驱动单元的驱动能力与 所述第二上拉驱动单元的驱动能力之比为N:l，所述第一下拉驱动单元的驱动能力与所述 第二下拉驱动单元的驱动能力之比为N:l，其中N是大于1的实数。
[0098] 10.如技术方案7所述的接收器电路，其中，所述第一上拉驱动单元包括：
[0099] 第一上拉可变电阻器，所述第一上拉可变电阻器适用于上拉驱动所述第一输出端 子；以及
[0100] 第一开关元件，所述第一开关元件适用于基于所述第一输入端子的信号来控制所 述第一上拉可变电阻器的上拉驱动操作，
[0101] 其中，所述第一下拉驱动单元包括第一下拉可变电阻器，所述第一下拉可变电阻 器适用于下拉驱动所述第一输出端子，
[0102] 其中，所述第二上拉驱动单元包括：
[0103] 第二上拉可变电阻器，所述第二上拉可变电阻器适用于上拉驱动所述第二输出端 子；以及
[0104] 第二开关元件，所述第二开关元件适用于基于所述第二输入端子的信号来控制所 述第二上拉可变电阻器的上拉驱动操作，以及
[0105] 其中，所述第二下拉驱动单元包括第二下拉可变电阻器，所述第二下拉可变电阻 器适用于下拉驱动所述第二输出端子。
[0106] 11.如技术方案7所述的接收器电路，其中，所述第一上拉驱动单元包括：
[0107] 多个第一 PM0S晶体管，所述多个第一 PM0S晶体管的源极与上拉电压端子连接，并 且所述多个第一 PM0S晶体管的栅极适用于接收第一码的相应比特；
[0108] 多个第一 NM0S晶体管，所述多个第一 NM0S晶体管的相应漏极与所述第一 PM0S晶 体管的相应漏极连接，并且所述多个第一 NM0S晶体管的栅极适用于接收所述第一输入端 子的信号；以及
[0109] 多个第一上拉电阻器，所述多个第一上拉电阻器分别连接在所述第一 NM0S晶体 管的相应源极和所述第一输出端子之间。
[0110] 12.如技术方案11所述的接收器电路，其中，所述第一下拉驱动单元包括：
[0111] 多个第二NM0S晶体管，所述多个第二NM0S晶体管的源极与下拉电压端子连接，并 且所述多个第二NM0S晶体管的栅极适用于接收第二码的相应比特；以及
[0112] 多个第一下拉电阻器，所述多个第一下拉电阻器分别连接在所述第二NM0S晶体 管的相应漏极和所述第一输出端子之间。
[0113] 13.如技术方案12所述的接收器电路，其中，所述第二上拉驱动单元包括：
[0114] 多个第二PM0S晶体管，所述多个第二PM0S晶体管的源极与所述上拉电压端子连 接，并且所述多个第二PM0S晶体管的栅极适用于接收所述第一码的相应比特；
[0115] 多个第三NM0S晶体管，所述多个第三NM0S晶体管的相应漏极与所述第二PM0S晶 体管的相应漏极连接，并且所述多个第三NM0S晶体管的栅极适用于接收所述第二输入端 子的信号；以及
[0116] 多个第二上拉电阻器，所述多个第二上拉电阻器分别连接在所述第三NM0S晶体 管的相应源极和所述第二输出端子之间。
[0117] 14.如技术方案13所述的接收器电路，其中，所述第二下拉驱动单元包括：
[0118] 多个第四NM0S晶体管，所述多个第四NM0S晶体管的源极与所述下拉电压端子连 接，并且所述多个第四NM0S晶体管的栅极适用于接收所述第二码的相应比特；以及
[0119] 多个第二下拉电阻器，所述多个第二下拉电阻器分别连接在所述第四NM0S晶体 管的相应漏极和所述第二输出端子之间。
[0120] 15. -种接收器电路，包括：
[0121] 第一至第N第一输入端子；
[0122] 第一至第N第一上拉驱动单元，所述第一至第N第一上拉驱动单元分别适用于基 于所述第一输入端子的相应信号来上拉驱动第一输出端子中的相应一个；
[0123] 第一至第N第一下拉驱动单元，所述第一至第N第一下拉驱动单元分别适用于下 拉驱动所述第一输出端子中的相应一个；
[0124] 第一至第N电容器，所述第一至第N电容器分别连接在所述第一输入端子中的相 应一个和所述第一输出端子中的相应一个之间；
[0125] 第二输入端子；
[0126] 第二上拉驱动单元，所述第二上拉驱动单元适用于基于所述第二输入端子的信号 来上拉驱动第二输出端子；
[0127] 第二下拉驱动单元，所述第二下拉驱动单元适用于下拉驱动所述第二输出端子； 以及
[0128] 第一至第N差分放大单元，所述第一至第N差分放大单元分别适用于差分放大所 述第一输出端子的信号和所述第二输出端子的信号。
[0129] 16.如技术方案15所述的接收器电路，其中，所述第一输入端子的信号是给所述 接收器电路的输入信号，所述第二输入端子的信号是参考电压。
[0130] 17. -种均衡器电路，包括：
[0131] 输入端子；
[0132] 下拉驱动单元，所述下拉驱动单元适用于基于所述输入端子的信号来下拉驱动输 出端子；
[0133] 上拉驱动单元，所述上拉驱动单元适用于上拉驱动所述输出端子；以及
[0134] 电容器，所述电容器连接在所述输入端子和所述输出端子之间。
[0135] 18.如技术方案17所述的均衡器电路，其中，所述下拉驱动单元包括：
[0136] 下拉可变电阻器，所述下拉可变电阻器适用于下拉驱动所述输出端子；以及
[0137] 开关元件，所述开关元件适用于基于所述输入端子的信号来控制所述下拉可变电 阻器的下拉驱动操作。
[0138] 19.如技术方案17所述的均衡器电路，其中，所述下拉驱动单元包括：
[0139] 多个NM0S晶体管，所述多个NM0S晶体管的源极与下拉电压端子连接，并且所述多 个NM0S晶体管的栅极适用于接收第一码的相应比特；
[0140] 多个第一 PM0S晶体管，所述多个第一 PM0S晶体管的相应漏极与所述NM0S晶体管 的相应漏极连接，并且所述多个第一 PM0S晶体管的栅极适用于接收所述输入端子的信号； 以及
[0141] 多个下拉电阻器，所述多个下拉电阻器分别连接在所述第一 PM0S晶体管的相应 源极和所述输出端子之间。
[0142] 20.如技术方案19所述的均衡器电路，其中，所述上拉驱动单元包括：
[0143] 多个第二PM0S晶体管，所述多个第二PM0S晶体管的源极与上拉电压端子连接，并 且所述第二PM0S晶体管的栅极适用于接收第二码的相应比特；以及
[0144] 多个上拉电阻器，所述多个上拉电阻器分别连接在所述第二PM0S晶体管的相应 漏极和所述输出端子之间。
【权利要求】
1. 一种均衡器电路，包括： 输入端子； 上拉驱动单元，所述上拉驱动单元适用于基于所述输入端子的信号来上拉驱动输出端 子； 下拉驱动单元，所述下拉驱动单元适用于下拉驱动所述输出端子；以及 电容器，所述电容器连接在所述输入端子和所述输出端子之间。
2. 如权利要求1所述的均衡器电路，其中，所述上拉驱动单元包括： 上拉可变电阻器，所述上拉可变电阻器适用于上拉驱动所述输出端子；以及 开关元件，所述开关元件适用于基于所述输入端子的信号来控制所述上拉可变电阻器 的上拉驱动操作。
3. 如权利要求2所述的均衡器电路，其中，所述下拉驱动单元包括下拉可变电阻器，所 述下拉可变电阻器适用于下拉驱动所述输出端子。
4. 如权利要求1所述的均衡器电路，其中，所述上拉驱动单元的驱动能力通过第一码 来调整，所述下拉驱动单元的驱动能力通过第二码来调整。
5. 如权利要求1所述的均衡器电路，其中，所述上拉驱动单元包括： 多个PMOS晶体管，所述多个PMOS晶体管的源极与上拉电压端子连接，并且所述多个 PMOS晶体管的栅极适用于接收第一码的相应比特； 多个第一 NMOS晶体管，所述多个第一 NMOS晶体管的相应漏极与所述PMOS晶体管的相 应漏极连接，并且所述多个第一 NM0S晶体管的栅极适用于接收所述输入端子的信号；以及 多个上拉电阻器，所述多个上拉电阻器分别连接在所述第一 NMOS晶体管的相应源极 和所述输出端子之间。
6. 如权利要求5所述的均衡器电路，其中，所述下拉驱动单元包括： 多个第二NMOS晶体管，所述多个第二NMOS晶体管的源极与下拉电压端子连接，并且所 述多个第二NMOS晶体管的栅极适用于接收第二码的相应比特；以及 多个下拉电阻器，所述多个下拉电阻器分别连接在所述第二NMOS晶体管的相应漏极 和所述输出端子之间。
7. -种接收器电路，包括： 第一输入端子； 第一上拉驱动单元，所述第一上拉驱动单元适用于基于所述第一输入端子的信号来上 拉驱动第一输出端子； 第一下拉驱动单元，所述第一下拉驱动单元适用于下拉驱动所述第一输出端子； 第一电容器，所述第一电容器连接在所述第一输入端子和所述第一输出端子之间； 第二输入端子； 第二上拉驱动单元，所述第二上拉驱动单元适用于基于所述第二输入端子的信号来上 拉驱动第二输出端子； 第二下拉驱动单元，所述第二下拉驱动单元适用于下拉驱动所述第二输出端子；以及 差分放大单元，所述差分放大单元适用于差分放大所述第一输出端子和所述第二输出 端子的信号。
8. 如权利要求7所述的接收器电路，其中，所述第一输入端子的信号是给所述接收器 的输入信号，所述第二输入端子的信号是参考电压。
9. 如权利要求8所述的接收器电路，其中，所述第一上拉驱动单元的驱动能力与所述 第二上拉驱动单元的驱动能力之比为N:l，所述第一下拉驱动单元的驱动能力与所述第二 下拉驱动单元的驱动能力之比为N: 1，其中N是大于1的实数。
10. 如权利要求7所述的接收器电路，其中，所述第一上拉驱动单元包括： 第一上拉可变电阻器，所述第一上拉可变电阻器适用于上拉驱动所述第一输出端子； 以及 第一开关元件，所述第一开关元件适用于基于所述第一输入端子的信号来控制所述第 一上拉可变电阻器的上拉驱动操作， 其中，所述第一下拉驱动单元包括第一下拉可变电阻器，所述第一下拉可变电阻器适 用于下拉驱动所述第一输出端子， 其中，所述第二上拉驱动单元包括： 第二上拉可变电阻器，所述第二上拉可变电阻器适用于上拉驱动所述第二输出端子； 以及 第二开关元件，所述第二开关元件适用于基于所述第二输入端子的信号来控制所述第 二上拉可变电阻器的上拉驱动操作，以及 其中，所述第二下拉驱动单元包括第二下拉可变电阻器，所述第二下拉可变电阻器适 用于下拉驱动所述第二输出端子。
【文档编号】H04L25/03GK104113498SQ201310415354
【公开日】2014年10月22日 申请日期:2013年9月12日 优先权日:2013年4月17日
【发明者】宋泽相 申请人:爱思开海力士有限公司