一种介质访问控制器xmacii的制作方法
【专利摘要】本发明公开了一种介质访问控制器XMACIIACII，包括FIFO控制逻辑、MAC、PCS、寄存器、以太网收发器、FPGA、时钟控制接口；所述FIFO控制逻辑包括发送FIFO和接收FIFO；MAC包括发送状态机和接收状态机；PCS包括带FC-0接口的译码/解码器、带GMII接口的GMII；寄存器包括管理寄存器和控制接口；时钟控制接口与寄存器相连接，寄存器与FIFO控制逻辑和FPGA相连接，FIFO控制逻辑与MAC相连接，MAC与PCS相连接，PCS内的带FC-0接口的8B10BPCS译码/解码器与以太网收发器相连接，本发明在于：实现数据转换器和各个器件读写数据的逻辑时序，提高工作高效率，减少维护，实现数据的高速传送。
【专利说明】—种介质访问控制器XMACI I
【技术领域】
[0001]本发明涉及一种介质访问控制器XMACII，特别涉及一种千实现路由器的数据链路层和千兆比以太网间的数据传送介质访问控制器XMACII。
【背景技术】
[0002]随着宽带网络的普及和网络应用的多业务需求，特别是基于视频多媒体等的大流量网络业务的增多，传统的路由器越来越成为高速网络的瓶颈。由于路由器各个端口之间是通过共享总线相连，路由器的端口速率比较低，因而限制了转发IP分组的能力。传统的路由器在运行路由协议、维护路由表等方面都难以满足现代IP通信网络的要求。
[0003]对于实现路由器的数据链路层和千兆比以太网间的数据传送，数据的传输，需要数据转换器，为了不出现大量丢包情况，还需要满足各个器件读写数据的逻辑时序，不得不外连多个设备，不仅会增加实现数据传送的连路，而且很容易因错接而实现不了路由器的数据链路层和千兆比以太网间的数据传送，从而增加维护工作量，降低工作准备效率。
【发明内容】
[0004]本发明针对现有技术的不足之处，提供了一种介质访问控制器XMACII，将以太网收发器和FPGA集成到介质访问控制器中，实现数据转换器和各个器件读写数据的逻辑时序，提高工作高效率，减少维护，实现数据的高速传送。
[0005]为实现上述目的，本发明采用的技术方案是:
一种介质访问控制器XMACIIACII，其特征在于:包括FIFO控制逻辑、MAC、PCS、寄存器、以太网收发器、FPGA、时钟控制接口 ；所述FIFO控制逻辑包括发送FIFO和接收FIFO ;MAC包括发送状态机和接收状态机；PCS包括带FC-0接口的译码/解码器、带GMII接口的GMII ；寄存器包括管理寄存器和控制接口；
时钟控制接口与寄存器相连接，寄存器与FIFO控制逻辑和FPGA相连接，FIFO控制逻辑与MAC相连接，MAC与PCS相连接，PCS内的带FC-0接口的8B10BPCS译码/解码器与以太网收发器相连接。
[0006]作为优选，所述介质访问控制器XMACII通过240引脚的PQFP封装。
作为优选，所述FIFO控制逻辑包括32位数据宽度的8KB接收FIFO和4KB发送FIFO。
[0007]作为优选，所述带FC-0接口的译码/解码器为8B或10B译码/解码器。
[0008]作为优选，所述FPGA包括发送数据模块和接收数据模块，两个模块相独立。
[0009]与现有技术相比，本发明的优点在于:
1、在介质访问控制器XMACIIACI中集成有以太网收发器，实现数据接收和发送时的转
换；
2.、在介质访问控制器XMACIIACI中集成有FPGA，实现路由器侧高层设备、千兆比以太网介质访问控制器XMACII内大容量FIFO间数据传送的逻辑控制，防止了数据的丢包。【专利附图】
【附图说明】
[0010]图1为本发明的结构示意图。
【具体实施方式】
[0011]下面结合附图对本发明作进一步说明。
[0012]一种介质访问控制器XMACIIACII，包括FIFO控制逻辑、MAC、PCS、寄存器、以太网收发器、FPGA、时钟控制接口 ；所述FIFO控制逻辑包括发送FIFO和接收FIFO ；MAC包括发送状态机和接收状态机；PCS包括带FC-0接口的译码/解码器、带GMII接口的GMII ;寄存器包括管理寄存器和控制接口；
时钟控制接口与寄存器相连接，寄存器与FIFO控制逻辑和FPGA相连接，FIFO控制逻辑与MAC相连接，MAC与PCS相连接，PCS内的带FC-0接口的8B10BPCS译码/解码器与以太网收发器相连接。
[0013]光纤介质的千兆比以太网中广播的数据流经过光纤通道接口后的串行数据必须先通过千兆比以太网收发器(又称Serdes，并行转换器)转化为并行的10位编码数据才能送往XMACII的FC-0接口 ；XMACII的FC-0接口送出的lObit编码数据也要先经过Serdes转换为10倍波特率的数据流，再经光纤通道接口向以太网广播。所以将以太网收发器集成到介质访问控制器XMACIIACII中；而千兆比以太网的数据传输速率很高，最高数据速率能达到1.25Gb/s。而数据链路层处理分组的速度相对较慢，因而会在突发大量数据(data bursting)时数据难以及时处理，出现大量丢包。虽然介质访问控制器中集成了接收和发送FIFO以进行数据缓冲，但介质访问控制器XMACII的内部FIFO容易仍然较小。为避免因数据链路层来不及处理数据而大量丢包的情况，在介质访问控制器XMACII上集成了 FPGA，作为数据缓冲。
[0014]发送数据模块处理路由器侧高层设备发送的数据，将其锁存一个周期送入外接FIF0，并控制其以正确的时序从FIFO中读出并送入XMACII。将数据锁存一个时钟周期的原因是考虑到由路侧发送的数据如果直接写入FIF0，对控制信号的判决会有相当严格的要求以致实现时难以达到。故将数据锁存一次以方便控制逻辑的判决和驱动。另外还需要在数据写入FIFO时由计数器累加得到每一个数据帧的长度，以便在数据读出时能确定每一个数据帧的边界。FIFO中每一个数据帧的长度按顺序存放于FPGA内部用软件实现的一个FIFO中。具体过程:当一个数据帧整个写入外接FIFO后，累加计数得到该数据帧的字节数也同时写入了 FPGA内部的FIFO ;而当数据帧即将从FIFO中谳出时，该帧的字节数首先从FPGA的内部FIFO中读出，读帧数据的同时该字节数相应递减，至零为止，一个数据帧被整个读出，如此反复进行。
[0015]接收数据模块处理XMACII接收的数据，同样将其锁存一个时钟周期后送入FIFO中，由路由器侧高层设备将数据从FIFO中读出。在数据写入FIFO时仍需记录每一个数据帧的长度，路由器侧读取数据的时候一次读出整个数据帧。具体实现与发送模块类似。由于XMACII写入FIFO时的数据宽度为32位，而路由器侧高层设置读取FIFO时的数据宽度是16位，因而在数据帧的字节计数时应有相应的处理。
[0016]以上结合附图对本发明的一种介质访问控制器XMACII进行了解释，但是本发明的保护范围不局限于此，凡基于以上实施例所作出的改动或变形均属于本发明要求保护的范围。
【权利要求】
1.一种介质访问控制器XMACIIACII，其特征在于:包括FIFO控制逻辑、MAC、PCS、寄存器、以太网收发器、FPGA、时钟控制接口 ；所述FIFO控制逻辑包括发送FIFO和接收FIFO ；MAC包括发送状态机和接收状态机；PCS包括带FC-0接口的译码/解码器、带GMII接口的GMII ;寄存器包括管理寄存器和控制接口 ；时钟控制接口与寄存器相连接，寄存器与FIFO控制逻辑和FPGA相连接，FIFO控制逻辑与MAC相连接，MAC与PCS相连接，PCS内的带FC-0接口的8B10BPCS译码/解码器与以太网收发器相连接。
2.根据权利要求1所述的一种介质访问控制器XMACIIACII，其特征在于:所述介质访问控制器XMACII通过240引脚的PQFP封装。
3.根据权利要求1所述的一种介质访问控制器XMACIIACII，其特征在于:所述FIFO控制逻辑包括32位数据宽度的8KB接收FIFO和4KB发送FIFO。
4.根据权利要求1所述的一种介质访问控制器XMACIIACII，其特征在于:所述带FC-0接口的译码/解码器为8B或10B译码/解码器。
5.根据权利要求1所述的一种介质访问控制器XMACIIACII，其特征在于:所述FPGA包括发送数据模块和接收数据模块，两个模块相独立。
【文档编号】H04L12/823GK103685238SQ201310599169
【公开日】2014年3月26日 申请日期:2013年11月25日 优先权日:2013年11月25日
【发明者】韩毅 申请人:成都兆益科技发展有限责任公司