一种双链路dvi信号的产生系统的制作方法
【专利摘要】本发明是一种基于FPGA的双链路DVI信号产生系统，利用FPGA的逻辑可编辑性来实现数据的处理。本发明基于FPGA实现两路DVI信号画面合成为一路大分辨率DVI信号输出，两幅画面在FPGA中采用一幅画面进行帧缓存储处理，以另外一幅画面的时序作为合成画面的参考时序来进行画面合成。本双链路DVI信号产生系统中，双链路数据转换模块采用六路数据通道，将六路数据通道分为前三路数据通道和后三路数据通道，将画面中水平方向的像素点拆分为奇点和偶点两种形式，分别放入前三路数据通道和后三路数据通道，进而实现双链路编码数据的处理。
【专利说明】一种双链路DVI信号的产生系统
【技术领域】
[0001]本发明是一种基于FPGA的双链路DVI信号产生系统利用FPGA的逻辑可编辑性来实现数据的处理。
【背景技术】
[0002]显示器是飞行员获取飞机姿态导航信息、任务信息、战场态势的关键设备。随着显示控制系统的发展，机舱集成化程度越来越高，显示器则是向正在向大屏的方向发展。由Silicon Image、Intel (英特尔)、IBM、HP (惠普)等公司共同组成 DDWG (Digital DisplayWorking Group,数字显示工作组)制定数字视频接口(DVI, Digital Visual Interface)。由于其高带宽、长距离、抗干扰能力强的优势，很快成为数字显示系统中的主流，并且在军工领域获得了广泛的发展。
[0003]DVI 采用最小化传输差分信号(TMDS:Transition Minimized DifferentialSignaling)，单通道TMDS最大带宽为1.65Gbps。DVI1.0采用传统的单链路传输信道，包括3路TMDS数据通道(dataO?data2)和一路TMDS差分时钟通道来传输数字视频信号，提供标准3 X 1.65Gbps的理论带宽，最高分辨率可达1600Χ1200@60Ηζ，速率达到162MHz。
[0004]机载雷达、航图等画面都采用DVI信号进行传输，在机载航电显控系统中实际显示时需要将两种信号同时显示在显示器上。传统的信号传输系统是采用两路DVI信号分别传输，在显示器内部再进行处理的方法来实现，如2560Χ1024@60Ηζ分辨率的显示器，采用两路分辨率分别为1280Χ1024@60Ηζ的DVI信号进行传输，显示器接收到这两路DVI信号后，需要在内部进行处理后才能进行最终的显示。
【发明内容】
[0005]本发明的目的是:利用DVI2.0信号传输带宽高的特性，实现具有高可靠性超大分辨率画面的双链路DVI信号产生系统，具有很好的可靠性，采用本系统处理信号衰减较小，抗干扰性较强。
[0006]本发明提供了一种双链路DVI信号的产生系统，基于FPGA实现两路DVI信号画面合成为一路大分辨率DVI信号输出，其特征在于，包括:
[0007]DVI解码模块，用于对输入的两路DVI信号进行解码；
[0008]画面合成模块，用于对解码后的两幅画面进行合成；
[0009]双链路数据转换模块，用于将合成后的画面进行DVI编码；
[0010]双链路DVI信号发生模块，用于产生双链路DVI信号；
[0011]寄存器配置模块，用于对主从编码芯片需要进行特定的配置；
[0012]存储模块，用于对系统中数据流进行缓存。
[0013]本双链路DVI信号的产生系统的一种实施方式，画面合成模块在FPGA中采用一幅画面进行帧缓存储处理，以另外一幅画面的时序作为合成画面的参考时序来进行画面合成。[0014]本双链路DVI信号的产生系统的一种实施方式，双链路数据转换模块采用六路数据通道，将六路数据通道分为前三路数据通道和后三路数据通道，将画面中水平方向的像素点拆分为奇点和偶点两种形式，分别放入前三路数据通道和后三路数据通道，进而实现双链路编码数据的处理。
[0015]本双链路DVI信号的产生系统的一种实施方式，双链路数据转换模块对数据进行预处理,将24位的并行画面数据转化为双链路DVI信号产生模块所需要的12位数据。
[0016]本双链路DVI信号的产生系统的一种实施方式，存储模块用的存储介质，采用SDRAM 或 DDR 或 DDR2。
[0017]本双链路DVI信号的产生系统的一种实施方式，DVI编码模块输出的DVI视频信号分辨率范围为1024X768到3200X1200之间的任意分辨率，兼容性强，支持各种高分辨率的视频信号源；
[0018]本双链路DVI信号的产生系统的一种实施方式，DVI编码模块输出的DVI信号符合DVI2.0标准双链路DVI传输信道，包括六路数据通道和一路时钟通道来传输数字视频信号，可以产生超大分辨率的双链路DVI信号，数据处理快，传输带宽高，可以传输6X1.64Gbps的理论带宽。
【专利附图】
【附图说明】
[0019]图1双链路DVI信号产生系统的原理
[0020]图2画面合成模块原理[0021 ]图3时序C的时序示意图
[0022]图4DVI双链数据转换模块原理
[0023]图OTVI编码系统原理
[0024]图6双链路的DVI编码系统配置流程
【具体实施方式】
[0025]下面通过具体实施例对本发明做详细的说明:
[0026]请参阅图1，其是本发明双链路DVI信号的产生系统的原理框图。本发明将两路DVI进行解码，基于FPGA实现两幅画面的重组，然后进行DVI编码，从而实现双链路DVI信号的产生。
[0027]机载航电显控系统在使用过程中，要求机载雷达和航图等高清画面同时显示在一个大分辨显示器上，而单链路DVI信号的理论带宽为3X1.65Gbps，通常只能将视频画面进行单独传输。双链路DVI信号可以提供6X1.65Gbps的理论带宽，可以将两个视频画面合并后同时传输。
[0028]本发明的DVI解码模块，主要功能由两片解码芯片(例如TFP401)完成。由信号源发送过来的DVI信号将在该模块中被解码成相关的RGB视频信号以及相应的行场同步信号，输送给下一个模块使用。
[0029]本发明的画面合成模块原理，如图2所示，FPGA接收两路解码后的数字信号需要在对两幅画面的进行合成处理。为了减少对帧存资源的占用，本发明选择其中一幅画面进行帧缓存储处理，以另外一幅画面的时序作为合成画面的参考时序(最终送屏显示的画面将与该时序同步)。在FPGA中，该时序对应的画面定义为主画面，将需要进行帧缓存储的画面定义为副画面。
[0030]FPGA以主DVI信号的场同步信号为参考时序(即相同的场同步)，利用晶振时钟分别产生时序B和读SDRAM的地址，利用晶振倍频时钟产生时序C ；以副DVI信号的场同步信号为参考时序(即相同的场同步)，利用晶振时钟产生时序A和写SDRAM的地址。其中时序C产生3个使能信号，相互关系如图3所示。
[0031]实施步骤如下:
[0032](I)利用主DVI信号的时钟和使能信号将主DVI信号的数据写入FIFO，然后利用倍频后的时钟和AIDE信号将数据读出，产生数据I ;
[0033](2)利用副DVI信号的时钟和使能信号将主DVI信号的数据写入FIFO ；
[0034](3)采用晶振时钟和B使能信号将数据读出，同时根据地址发生器的地址位将数据写入SDRAM中的相应地址空间；
[0035](4)用晶振时钟与C时序产生的地址将数据从SDRAM中读出后利用⑶E将数据写入 FIFO ；
[0036](5)利用倍频后的晶振时钟和A2DE信号将数据从FIFO中读出，产生数据2 ；
[0037](6)将数据I与数据2利用AODE信号进行合成产生一幅超大分辨率的画面。
[0038]本发明的DVI双链数据转换模块原理，如图4所示，DVI双链路信号是DVI单链路信号的扩展。如前面，其原理是将原有的3路TMDS数据通道(dataO?data2)扩展为6路TMDS数据通道(dataO?data5)。具体的实现方式是将行方向的点拆分为奇点和偶点两种形式，分别放入dataO?data2和data3?data5中，所以在进行数据转换时首先要进行的就是将DVI信号按照奇偶点的模式进行拆分。其次是按照双链路DVI编码系统的实际要求对视频信号的数据进行编码预处理。
[0039]视频信号拆分为奇偶点后为24位的并行数据，而DVI编码芯片接收的数据为12位的并行数据，所以在发送给编码芯片之前需要对数据进行预处理。预处理的原理是将24位的RGB数据按照固定的对应关系分别在时钟的上下边沿将数据分发到12位的数据位上。其对应关系如表I。
[0040]本发明的DVI编码模块原理如图5所示。该模块的基本功能是通过对两片编码芯片来实现的。两片编码芯片分别为主编码芯片和从编码芯片，主编码芯片实现时钟通道和dataO?data2通道的编码,从编码芯片实现data3?data5通道的编码。两个编码芯片相同之处是接收相同的时钟和时序，不同之处是主编码芯片接收偶点数据，而从编码芯片接收的是奇点数据和来自主编码芯片的同步控制信号。
[0041]本发明的寄存器配置模块的配置流程如图6所示。该双链路的DVI编码系统需要对DVI编码芯片的内部寄存器进行配置后才能进行正常的工作。步骤如下:
[0042](I)关闭视频信号。在编码芯片使芯片内部寄存器配置完成前，关闭所有视频信号，防止在配置过程中，外部信号对编码芯片的端口造成影响；
[0043](2)配置从编码芯片。按照双链路的配置要求对芯片内相应的寄存器进行配置；
[0044](3)配置主编吗芯片。按照双链路的配置要求对芯片内相应的寄存器进行配置；
[0045](4)校验主、从编码芯片的状态。对编码芯片内部寄存器的配置结果进行检验，确认主、从寄存器分别处于主、从状态。如状态正常则可以继续下面的步骤，如配置项异常，需要重新进行配置；
[0046]( 5 )打开视频信号。在编码芯片内部寄存器配置完毕后，可以将视频信号发送到编
码芯片的端口；
[0047](6)使能主、从编码芯片。最后使能主、从编码芯片，实现双链路DVI信号的生成。
[0048]表1数据位对应关系表
[0049]
【权利要求】
1.一种双链路DVI信号的产生系统，基于FPGA实现两路DVI信号画面合成为一路大分辨率DVI信号输出，其特征在于，包括: DVI解码模块，用于对输入的两路DVI信号进行解码； 画面合成模块，用于对解码后的两幅画面进行合成； 双链路数据转换模块，用于将合成后的画面进行DVI编码； 双链路DVI信号发生模块，用于产生双链路DVI信号； 寄存器配置模块，用于对主从编码芯片需要进行特定的配置； 存储模块，用于对系统中数据流进行缓存。
2.根据权利要求1所述的双链路DVI信号的产生系统，其特征在于，所述画面合成模块在FPGA中采用一幅画面进行帧缓存储处理，以另外一幅画面的时序作为合成画面的参考时序来进行画面合成。
3.根据权利要求1所述的双链路DVI信号的产生系统，其特征在于，所述双链路数据转换模块采用六路数据通道，将所述六路数据通道分为前三路数据通道和后三路数据通道，将所述画面中水平方向的像素点拆分为奇点和偶点两种形式，分别放入所述前三路数据通道和所述后三路数据通道，进而实现双链路编码数据的处理。
4.根据权利要求1所述的双链路DVI信号的产生系统，其特征在于，所述双链路数据转换模块对数据进行预处理，将24位的并行画面数据转化为所述双链路DVI信号产生模块所需要的12位数据。
5.根据权利要求1所述的双链路DVI信号的产生系统，其特征在于，所述存储模块用的存储介质，采用SDRAM或DDR或DDR2。
6.根据权利要求1所述的双链路DVI信号的产生系统，其特征在于，所述DVI编码模块输出的DVI视频信号分辨率范围为1024X768到3200X 1200之间的任意分辨率。
7.根据权利要求1所述的双链路DVI信号的产生系统，其特征在于，所述DVI编码模块输出的DVI信号符合DVI2.0标准双链路DVI传输信道，包括六路数据通道和一路时钟通道来传输数字视频信号。
【文档编号】H04N19/16GK103826081SQ201310626807
【公开日】2014年5月28日 申请日期:2013年11月28日 优先权日:2013年11月28日
【发明者】汪能栋, 孙少伟, 曹峰, 赵玉婷 申请人:苏州长风航空电子有限公司