专利名称:混合多比特深度视频处理体系结构的制作方法
技术领域：
本发明一般涉及视频处理体系结构，尤其涉及混合多深度(8比特/多比特)视频处理体系结构。
背景技术：
常规的视频处理在涉及视频压缩和解压缩(像现存的MPEG-2、MPEG-4和H.264等标准所定义的那样)时被限制为8比特。常规的数字视频无论是YUV还是RGB格式，都按8比特格式来表示，并且与按照8比特字节片(即字节)来存取数据的数字电路和存储器配合工作得很好。然而，新一代的显示技术(比如LCD或等离子体)使用更多的比特深度来提供更高的对比度范围和更深的动态范围。
常规的视频处理技术包括(i)将所有的视频限制为8比特，并且牺牲视频质量；(ii)存储具有多个字节的各像素；以及(iii)使每一次存储器存取是10比特或更宽。当只有8比特数据被用于MPEG时，使每一次存取是10比特或更宽便浪费了存储器带宽。每个像素存储多个字节浪费了存储器空间。常规技术的其它缺点可以包括复杂的逻辑，用于从多比特数据中提取8比特数据；以及显示单元上的量化噪声和伪像。
期望提供一种系统，它能够有效地处理视频精确度的混合。
发明内容本发明涉及包括处理器和存储器的装置。该处理器可以被配置成处理由8个比特或更多的比特构成的像素数据。对于具有比8比特更大的比特深度的像素数据，一个像素中许多最重要的比特(MSB)是作为第一字节呈现的，该像素中许多最不重要的比特(LSB)与一个或多个其它像素的LSB一起被打包到第二字节中。该存储器可以耦合到该处理器，并且被配置成响应于第一指针而存储上述第一字节，响应于第二指针而存储上述第二字节。该第一字节和第二字节独立地被存储到该存储器中。
本发明的目的、特征和优点包括提供一种混合多深度(8比特/多比特)视频处理体系结构，该体系结构可以(i)有效地处理8比特/多比特数据；(ii)使存储器带宽得到最佳利用；(iii)消除当在多比特显示屏上显示8比特视频时的量化噪声或伪像；(iv)被用于非电视或DVD应用中，比如手持式视频播放器；和/或(v)提供将来的扩展。
从下面的详细描述、所附的权利要求
书以及附图中，将会清晰地看到本发明的这些和其它目的、特征和优点，其中图1是根据本发明的较佳实施例示出了多精度数据路径的方框图；图2是根据本发明一较佳实施例示出了处理器的详细方框图；图3是根据本发明的另一个较佳实施例示出了处理器的更详细的方框图；以及图4(A-B)是根据本发明的较佳实施例示出了存储器缓冲结构的方框图。
具体实施方式本发明可以解决常规技术所具有的若干问题，这包括存储器带宽最佳化、存储器存取等待时间最小化、随机存取支持、以及将来的增长支持。通常，数字视频系统中的重要资源就是存储器带宽。因为存储器带宽是重要的，所以期望能够在更高的分辨率数据结构内进行8比特数据存取。例如，如果视频显示使用了12比特数据，则最重要的8比特可以由视频压缩引擎来存取，而全部12比特则由显示处理单元来存取。视频压缩引擎只存取要被压缩的数据，而非存取全部12比特，并且扔掉额外的4比特数据。另外，25％的存储器带宽被浪费了。
本发明通过允许在不对数据结构进行预处理的情况下存取数据，从而可以使存储器存取等待时间最小化。例如，在12比特视频系统示例中，根据本发明，硬件可以被配置成读取8比特数据而非读取12比特数据，以8比特形式对12比特数据进行重新组装和重新打包，并且将该8比特数据发送到8比特处理单元。
本发明可以提供随机存取支持。在视频处理应用中(例如，16∶9视频图像在4∶3LCD显示屏上的扫视和扫描显示)，可以读取或写入子窗口视频数据。多精度视频数据可以使计算像素边界对于硬件而言很困难。显示窗口可以逐帧移动(例如，像在DVD回放系统中那样)。本发明一般管理具有两个独立指针的视频数据结构。第一指针可以用于存取第一缓冲器，第一缓冲器存储各像素的8比特MSBS。第二指针可以用于存取第二缓冲器，第二缓冲器存储两个或更多像素的打包后的LSB数据。各像素的8比特MSB都在字节边界上，并且两个像素的4比特LSB(用于12比特/像素)也在字节边界上。本发明使计算源的字节地址以及转移的目的地变得容易。
本发明可以提供对将来的增长路径的支持。该工业正在从8比特、移至10比特，再移至12比特处理。本发明一般地提供一种新的数据结构，它可以很容易地适应而不需要很重大的重新设计工作。
参照图1，示出了根据本发明一较佳实施例的电路100的方框图。在一个示例中，电路100可以被实现为多精度数据路径。在一个示例中，电路100可以被实现成视频处理系统的一部分。通常，电路100可以被配置成处理视频精度的混合(例如，比特深度)。例如，电路100可以被配置成处理各种视频比特深度(例如，8比特、10比特、12比特等)。
电路100可以具有输入102和输出104，输入102可以接收信号(例如，VIDEO_IN)，输出104可以发送信号(例如，VIDEO_OUT)。在一个示例中，信号VIDEO_IN可以包括多比特(例如，8比特或其它比特深度)数据流。在一个示例中，信号VIDEO_IN可以包括视频输入数据流。信号VIDEO_OUT可以包括8比特或其它比特深度的数据流。在一个示例中，信号VIDEO_OUT可以包括视频输出数据流。信号VIDEO_OUT可以被配置成驱动新一代显示技术，比如LCD或等离子体显示。电路100可以被配置成响应于信号VIDEO_IN而生成信号VIDEO_OUT。
在一个示例中，电路100可以包括电路106和电路108。电路106可以被实现成处理器电路。在一个示例中，电路106可以包括媒体处理器。电路108可以被实现成存储设备。在一个示例中，电路108可以包括一个或多个存储器设备(例如，动态随机存取存储器(DRAM)或双倍数据传输速率(DDR)DRAM等)。然而，其它类型的存储设备(例如，硬盘驱动器、DVD等)可以按特定实现方式的设计标准来实现。
电路106可以具有第一输入，可用于接收信号VIDEO_IN；第一输出，可用于发送信号(例如，DMA_HI_OUT)；第二输出，可用于发送信号(例如，DMA_LO_OUT)；第二输入，可用于接收信号(例如，DMA_HI_IN)；第三输入，可用于接收信号(DMA_LO_IN)；第四输入，可用于接收信号(例如，COMP_IN)；第三输出，可用于发送信号(例如，COMP_OUT)；以及第五输入，可用于接收信号(例如，BITSTREAM)。对于相关领域的技术人员而言，很明显图1所示的信号代表逻辑数据流。该逻辑数据流通常表示在电路106和电路108之间借助例如地址、数据和控制信号和/或总线而转移的物理数据。对于相关领域的技术人员而言，很明显，根据本发明的主旨，由电路100所代表的系统可以用硬件、软件或硬件和软件的组合来实现。
在一个示例中，电路108可以被配置成耦合到(连接到)电路106。在另一个示例中，电路106可以被配置成与电路108相接。电路108可以具有第一输入，可用于接收信号DMA_HI_OUT；第二输入，可用于接收信号DMA_LO_OUT；第一输出，可用于发送信号DMA_HI_IN；第二输出，可用于发送信号DMA_LO_IN；第三输出，可用于发送信号COMP_IN；第三输入，可用于接收信号COMP_OUT；以及第四输出，可用于发送信号BITSTREAM。在一个示例中，信号BITSTREAM可以包括在信号COMP_OUT中接收到的数据。
信号DMA_HI_OUT可以包括信号VIDEO_IN中的许多最重要的比特(MSB)。例如，信号DMA_HI_OUT通常包括信号VIDEO_IN中各数据样本(例如，像素)的8个最重要的比特。信号DMA_LO_OUT可以包括信号VIDEO_IN的许多数据样本的许多最不重要的比特(LSB)。例如，信号DMA_LO_OUT的每一个字节可以包括两个最不重要的比特(对应于10比特信号VIDEO_IN的情况下四个数据样本中的每一个)，或者可以包括四个最不重要的比特(对应于12比特信号VIDEO_IN的情况下两个数据样本中的每一个)。信号DMA_HI_OUT和DMA_LO_OUT可以进一步包括独立的指针，用于控制电路108对各个数据的存储。信号DMA_HI_IN一般包括多比特(例如，8比特、10比特、12比特等)数据样本中的8个最重要的比特。信号DMA_LO_IN可以包括许多被打包成8比特宽的数据样本的最不重要的比特(LSB)。
信号COMP_IN通常包括一个或多个多比特数据样本的8个最重要的比特。信号COMP_OUT通常包括响应于信号COMP_IN而产生的压缩后的比特流。在一个示例中，信号COMP_OUT可以与一种或多种预定的压缩标准(例如，MPEG-2、MPEG-4、H.263、H.264等)相兼容。信号BITSTREAM可以包括与一种或多种预定的压缩标准(例如，MPEG-2、MPEG-4、H.263、H.264等)相兼容的压缩后的数据比特流。
参照图2，根据本发明一较佳实施例示出了图1的电路106的实施例示例的详细方框图。在一个示例中，电路106可以包括电路(或模块)110和电路(或模块)112。在一个示例中，电路110可以被实现成直接存储器存取(DMA)电路(或引擎)。在一个示例中，电路112可以被实现成压缩/解压缩(CODEC)和显示处理电路。
电路110可以具有第一输入，可用于接收信号VIDEO_IN；第二输入，可用于接收信号DMA_HI_IN；第三输入，可用于接收信号DMA_LO_IN；第一输出，可用于发送信号DMA_HI_OUT；第二输出，可用于发送信号DMA_LO_OUT；以及第三输出，可用于发送信号(例如，R_VIDEO)。信号R_VIDEO可以包括多比特视频(或其它)数据。电路110可以被配置成响应于信号VIDEO_IN而产生信号DMA_HI_OUT和DMA_LO_OUT。电路110可以被配置成响应于信号DMA_HI_IN和DMA_LO_IN而产生信号R_VIDEO。在一个示例中，信号R_VIDEO可以包括从信号DMA_HI_IN和DMA_LO_IN中重新构建的(或恢复的、或重新组装的)多比特数据。例如，信号R_VIDEO可以包括信号VIDEO_IN的时间延迟版本。
电路112可以具有第一输入，可用于接收信号VIDEO_IN；第二输入，可用于接收信号R_VIDEO；第三输入，可用于接收信号COMP_IN；第四输入，可用于接收信号BITSTREAM；第一输出，可用于发送信号COMP_OUT；以及第二输出，可用于发送信号VIDEO_OUT。电路112可以被配置成响应于信号VIDEO_IN、R_VIDEO和BITSTREAM中的一个或多个信号，来产生信号VIDEO_OUT。电路112可以被配置成响应于信号COMP_IN来产生信号COMP_OUT。
参照图3，根据本发明的另一个较佳实施例，示出了电路106的另一个实施例示例的更详细的方框图。在一个示例中，电路110可以包括电路(或模块)120、电路(或模块)122以及电路(或模块)124。在一个示例中，电路112可以包括电路(或模块)130、电路(或模块)132、电路(或模块)134以及电路(或模块)136。在一个示例中，电路120可以被实现成DMA引擎。在一个示例中，电路122可以被实现成DMA引擎。在一个示例中，电路124可以被实现成DMA引擎。在一个示例中，电路130可以被实现成显示处理电路。在一个示例中，电路132可以被实现成视频压缩电路。在一个示例中，电路132可以被实现成符合标准(例如，MPEG、H.264等)的压缩电路(或设备)。在一个示例中，电路134可以被实现成视频解压缩电路。在一个示例中，电路134可以被实现成符合标准(例如，MPEG、H.264等)的解压缩电路(或设备)。在一个示例中，电路136可以被实现成高频振动电路。模块120-136可以通过使用常规技术和本发明的内容来进行实现。
信号VIDEO_IN可以被发送到电路120的输入、电路122的输入和电路130的第一输入。电路120可以具有能够发送信号DMA_HI_OUT的输出。在一个示例中，电路120可以包括8比特DMA引擎，该引擎被配置成操作信号VIDEO_IN中的每一个像素的8个最重要的比特(MSB)。电路122可以具有能够发送信号DMA_LO_OUT的输出。在一个示例中，电路122可以被配置成操作(例如打包)信号VIDEO_IN中的每一个像素的其余最不重要的比特(LSB)。例如，电路122可以被配置成将来自两个或更多个像素的LSB打包成单个字节。电路120和122可以被配置成，针对电路108中所实现的独立的缓冲器，来产生独立的指针。电路124可以具有第一输入，可用于接收信号DMA_HI_IN；第二输入，可用于接收信号DMA_LO_IN；以及一个输出，可用于将信号R_VIDEO发送到电路130的第二输入。电路124可以被配置成产生用于对电路108中所实现的缓冲器进行存取的指针。
信号VIDEO_IN的视频(或其它)输入数据可以被电路110分离成包括8个MSB的第一部分；以及包括其余LSB的第二部分。例如，DMA引擎120可以将8个MSB分离开，然后一起打包成数据字节，并且被发送到存储器108。DMA引擎122也可以提取LSB，将其一起打包成数据字节，并且将其发送到存储器108。例如，在10比特视频系统中，4个像素的额外2个LSB可以被打包以便形成单个字节，并且被发送到存储器108。
电路132可以具有一个输入，可用于接收信号COMP_IN；以及一个输出，可用于发送信号COMP_OUT。电路132可以被配置成，通过使用一种或多种压缩标准(例如，MPEG-2、MPEG-4、H.264等)从信号COMP_IN中产生信号COMP_OUT。电路134可以具有一个输入，可用于接收信号BITSTREAM；以及一个输出，可用于将信号(例如，D_VIDEO)发送到电路136的输入。电路134可以被配置成根据一种或多种解压缩标准(例如，MPEG-2、MPEG-4、H.264等)对信号BITSTREAM进行解压缩(或解码)。信号D_VIDEO可以包括未压缩的8比特视频信号。
电路136可以具有一个输出，该输出可以将多比特数据信号(例如，MULTI-BITS)发送到电路130的第三输入。在一个示例中，信号MULTI_BITS可以包括多比特视频信号。在一个示例中，信号MULTI_BITS具有比信号D_VIDEO更大的比特深度。在一个示例中，电路136可以被配置成将随机噪声添加到信号MULTI_BITS的像素的最不重要的比特，以改善这些像素在被显示时的外观。例如，解码MPEG压缩信号提供了8比特数据。如果将一些零作为最不重要的比特进行添加，则在显示器上可以看到离散的台阶。如果该数据用于二维图像，则可以看到轮廓。通过向最不重要的比特添加随机噪声，台阶和/或轮廓效应都可以被隐藏(模糊化)。在另一个示例中，电路136可以被配置成将一些零作为最不重要的比特进行添加，并且执行水平和垂直滤波。在一个示例中，可以实现一种存储体写保护缺口滤波，以便滤除预定频率范围中的噪声(例如，轮廓效应)。
电路130可以具有能够发送信号VIDEO_OUT的输出。电路130可以被配置成在诸多信号VIDEO_IN、R_VIDEO和MULTI_BITS之间选择一个源，用于产生信号VIDEO_OUT。在一个示例中，电路130可以是用户可编程的。在一个示例中，电路130可以包括一种或多种电路(或模块)，比如去交错器(例如，用于480i或1080i的源)、噪声减小滤波器、垂直和水平定标器(例如，用于调节到输出显示屏的输入图像)、混频器(例如，用于将视频平面、OSD等组合起来)、光栅定时控制器、格式转换器(例如，422到444等)、伽马校正电路、和/或屏输出控制器。
电路132和电路134可以被配置成只对存储器108中的数据缓冲器进行存取，其中含8个MSB。因为MSB数据是与LSB数据分开存储的，所以对于电路132和134而言，将来对数据比特深度的扩展(例如，扩展到12比特、14比特等)可以是透明的。电路136可以被配置成，当显示解压缩后的8比特视频时使用高频振动方法将8比特视频扩展到连接显示的全数据深度。通过向8比特数据插入额外的随机LSB，便可以实现高频振动。高频振动的优点是能隐藏量化噪声。例如，在高对比度等离子体屏上，斜坡上升视频信号可以被视为离散的台阶。电路136可以被配置成有效地隐藏这种“楼梯”伪像。
在一个示例中，电路106可以被配置成支持来自存储器缓冲器108的直接的视频显示。在一个示例中，存储器108可以被用作输入信号VIDEO_IN的缓冲器(例如，时间延迟)。在这种情况下，DMA引擎124可以被配置成单独地存取MSB和LSB数据，并且在显示之前将这些数据重新合并成完全的深度。
参照图4(A-B)，示出了根据本发明一较佳实施例的示例存储器数据结构的方框图。在一个示例中，系统100可以被配置成用于10比特视频输入信号。当系统100被配置成用于10比特视频输入信号时，存储器数据结构可以被实现成使得这些数据都按照8比特(字节)的量来进行存储(例如，图4A)。例如，当所实现的数据结构是10比特宽时，视频像素的8个最重要的比特可以作为一个字节被存储到第一缓冲器140中，四个像素的2个最不重要的比特可以合并起来并且作为单个字节被存储到第二缓冲器142中。
在另一个示例中，系统100可以被配置成用于12比特视频输入信号。当系统100被配置成用于12比特视频输入信号时，存储器数据结构可以被实现成使得数据按照8比特(字节)的量来进行存储(例如，图4B)。例如，当所实现的数据结构是12比特宽时，视频像素的8个最重要的比特可以作为一个字节被存储到缓冲器140中，并且两个像素的4个最不重要的比特可以组合起来并且作为单个字节被存储到缓冲器142中。
存储器108中所存储的数据结构通常具有单独针对8个MSB和其余LSB的不同的缓冲器。在一个示例中，两个缓冲器可以作为二维条形缓冲器来进行存储，从而使有效的MPEG移动补偿存取成为可能。在一个示例中，可以按小的16×16或8×8二维条形来实现存取。
本发明一般地提供一种系统，该系统可以有效地处理超过8比特的视频数据深度，同时还保持对8比特数据的有效处理。本发明可以提供许多优点，其中包括提供一种准备用于将来扩展的体系结构；提供有效的存储器带宽使用；提供解压缩数据扩展；以及提供简单的数据格式转换。例如，使视频从10比特增大到12比特一般情况下涉及只改变DMA引擎。像MPEG压缩/解压缩引擎这样的主模块都未触及。每一个模块可以被配置成读取用于执行各操作的最少的数据。8比特MPEG视频可以有效地进行扩展，从而隐藏量化噪声和其它伪像。8比特和多比特数据可以互换，并且用简单的DMA引擎逻辑来执行打包和拆包，因为上下比特数据是独立地存储在存储器中的。
对于相关领域的技术人员而言，很明显，通过使用根据本说明书的教导而进行编程的常规通用数字计算机，便可以实现图1-3的数据流程图所执行的各种功能。对于相关领域的技术人员而言，同样很明显，熟练的程序人员基于本发明的教导，便可以很容易制备合适的软件编码。
通过制备专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者通过使常规组件电路互连成合适的网络，便可以实现本发明，就像本文所描述的那样，其修改对于本领域的技术人员而言是很明显的。
本发明也可以包括一种计算机产品，它可以是包括许多指令的存储介质，这些指令可用于给计算机编程从而执行根据本发明的处理。该存储介质可以包括但不限于任何类型的盘片，其中包括软盘、光盘、CD-ROM、磁光盘、ROM、RAM、EPROM、EEPROM、闪存、磁卡或光卡；或适于存储电子指令的任何类型的介质。
尽管已经参照其较佳实施例对本发明进行了特定的展示和描述，但是本领域的技术人员应该理解，在不背离本发明的精神和范围的情况下可以在形式和细节方面做出各种变化。
权利要求
1.一种装置，包括处理器，它被配置成处理包括8个比特或更多比特的像素数据，其中对于具有大于8个比特的比特深度的像素数据，某一像素的许多最重要的比特(MSB)作为第一字节而被呈现，并且所述像素的许多最不重要的比特(LSB)与来自一个或多个其它像素的LSB一起被打包成第二字节；以及存储器，它耦合到所述处理器，同时被配置成响应于第一指针而存储所述第一字节并且响应于第二指针而存储所述第二字节，其中所述第一字节和所述第二字节独立地存储到所述存储器中。
2.如权利要求
1所述的装置，其特征在于，所述装置是视频处理数据路径的一部分。
3.如权利要求
1所述的装置，其特征在于，对于10比特像素数据而言，所述第二字节包括来自四个像素的两个LSB，对于12比特像素数据而言，所述第二字节包括来自两个像素的四个LSB。
4.如权利要求
1所述的装置，其特征在于，所述存储器包括第一缓冲器，被配置成存储多个第一字节；以及第二缓冲器，被配置成存储多个第二字节。
5.如权利要求
1所述的装置，其特征在于，所述处理器包括直接存储器存取引擎，所述直接存储器存取引擎被配置成将所述像素数据划分成所述第一字节和所述第二字节。
6.如权利要求
5所述的装置，其特征在于，所述直接存储器存取引擎进一步被配置成从所述第一字节和所述第二字节中重新组装所述像素数据。
7.如权利要求
1所述的装置，其特征在于所述处理器包括压缩电路，所述压缩电路被配置成根据从所述存储器中读取的多个第一字节生成压缩后的比特流；以及所述存储器被进一步配置成存储所述压缩后的比特流。
8.如权利要求
1所述的装置，其特征在于所述处理器包括解压缩电路，所述解压缩电路被配置成响应于从所述存储器中读取的压缩后的比特流而生成8比特数据流；以及所述存储器被进一步配置成存储所述压缩后的比特流。
9.如权利要求
8所述的装置，其特征在于，所述处理器进一步包括高频振动电路，它被配置成响应于所述8比特数据流来生成多比特数据流；以及显示处理电路，它被配置成响应于所述多比特数据流来生成视频信号。
10.如权利要求
1所述的装置，其特征在于，所述处理器包括第一DMA引擎，它被配置成处理包括8个比特或更多比特的像素数据，其中对于具有大于8个比特的比特深度的像素数据，某一像素的许多最重要的比特(MSB)作为第一字节而被呈现，并且所述像素的许多最不重要的比特(LSB)与来自一个或多个其它像素的LSB一起被打包成第二字节；第二DMA引擎，它被配置成从所述第一字节和所述第二字节中重新构建出具有大于8个比特的比特深度的像素数据；压缩/解压缩(CODEC)电路，它被配置成(i)从多个第一字节中生成压缩后的比特流并且(ii)从所述压缩后的比特流中生成8比特数据流；高频振动电路，它被配置成从所述8比特数据流中生成多比特数据流；以及显示处理器，它被配置成生成视频输出信号，其中所述视频输出信号是响应于(i)第一模式中的所述像素数据、(ii)第二模式中的重新构建的像素数据、以及(iii)第三模式中的多比特数据流而被生成的。
11.一种视频处理数据路径，包括用于处理包括8个比特或更多比特的像素数据的装置，其中对于具有大于8个比特的比特深度的像素数据，某一像素的许多最重要的比特(MSB)作为第一字节而被呈现，并且所述像素的许多最不重要的比特(LSB)与来自一个或多个其它像素的LSB一起被打包成第二字节；以及用于根据第一指针来存储所述第一字节并根据第二指针来存储所述第二字节的装置，其中所述第一字节和所述第二字节被独立地存储到存储器中。
12.一种用于处理多深度视频数据的方法，包括如下步骤处理包括8个比特或更多比特的像素数据，其中对于具有大于8个比特的比特深度的像素数据，某一像素的许多最重要的比特(MSB)作为第一字节而被呈现，并且所述像素的许多最不重要的比特(LSB)与来自一个或多个其它像素的LSB一起被打包成第二字节；以及根据第一指针来存储所述第一字节并根据第二指针来存储所述第二字节，其中所述第一字节和所述第二字节被独立地存储到存储器中。
13.如权利要求
12所述的方法，其特征在于，对于10比特像素数据而言，所述第二字节包括来自四个像素的两个LSB，对于12比特像素数据而言，所述第二字节包括来自两个像素的四个LSB。
14.如权利要求
12所述的方法，其特征在于，所述存储器包括第一缓冲器，被配置成存储多个第一字节；以及第二缓冲器，被配置成存储多个第二字节。
15.如权利要求
12所述的方法，还包括如下步骤从所述第一字节和所述第二字节中重新组装所述像素数据。
16.如权利要求
12所述的方法，还包括如下步骤从多个第一字节中生成压缩后的比特流；以及将所述压缩后的比特流存储到所述存储器中。
17.如权利要求
12所述的方法，还包括如下步骤从所述存储器中读取压缩后的比特流；以及响应于压缩后的比特流，生成8比特数据流。
18.如权利要求
17所述的方法，还包括如下步骤通过使用高频振动，从所述8比特数据流中生成多比特数据流；以及响应于所述多比特数据流，生成视频输出信号。
19.如权利要求
18所述的方法，其特征在于，所述视频输出信号是响应于(i)第一模式中的所述像素数据、(ii)第二模式中的重新构建的像素数据、以及(iii)第三模式中的所述多比特数据流而被生成的。
20.如权利要求
18所述的方法，其特征在于，所述高频振动包括下列中的至少一个(i)向所述多比特数据流的最不重要的比特添加随机噪声；以及(ii)添加一些零，并以此作为所述多比特数据流的最不重要的比特，并且执行水平和垂直滤波。
专利摘要
一种包括处理器和存储器的装置。该处理器可以被配置成处理包括8比特或更多比特的像素数据。对于具有比8比特大的比特深度的像素数据，一个像素的许多最重要的比特(MSB)作为第一字节而被呈现，该像素的许多最不重要的比特(LSB)与一个或多个其它像素的LSB一起被打包成第二字节。存储器可以耦合到处理器，并且被配置成响应于第一指针而存储上述第一字节，响应于第二指针而存储上述第二字节。第一字节和第二字节独立地被存储到存储器中。
文档编号H04N7/26GK1997155SQ200710002342
公开日2007年7月11日 申请日期2007年1月4日
发明者A·威尔斯, 马越英孝, H-M·梁 申请人:Lsi罗吉克公司导出引文BiBTeX, EndNote, RefMan