专利名称：具有同时异步读写的缓冲器的制作方法
技术领域：
本发明涉及通信中的数据码数调整装置中使用的缓冲器器件。
在数据传输中经常会有数据的码速调整模块，该模块电路实现时由具有FIFO(先进先出存储器)功能的缓冲器和其相关的时钟、控制电路构成，见
图1。输入数据以fm速率写入缓冲器，同时输出数据以fout速率读出，这就要求该缓冲器具有FIFO(先进先出存储器)功能(假设数据是先进先出)而且可同时异步读写(因为读写时钟一般不同)。写控制器控制输入的数据写入格式，读控制器控制输出数据的格式。该缓冲器一般有现成的FIFO(先进先出存储器)器件或者用双端口存储器来实现，用双端口存储器实现时需增加读写地址产生电路和读写控制电路。
由于芯片规模有限，内部具有FIFO(先进先出存储器)或双端口存储器的PLD(可编程器件)的其它逻辑单元比较少，对实现复杂数据处理的系统单片PLD(可编程器件)就不能胜任。
本发明的目的是采用小块单端口存储器(此处将只有一个地址和数据端口的存储器称为单端口存储器(简称RAM))的组合代替双端口存储器构成具有同时异步读写的缓冲器。
本发明的目的是这样实现的。单端口RAM只具有一个地址、一个数据口，不能同时进行读和写操作，我们将多个单端口RAM小块组合起来，分别读写不同的RAM小块(即写入某一块，读取另一块)。将M个RAM小块(其容量为N×k位)组合起来，再加上写入其外围的地址、读写控制电路就构成了容量为M×N×k的缓冲器，这里假设数据传输的宽度为k。只要不在同一个RAM小块进行操作，就能完全达到双端口存储器的同时读写功能，从而实现数据的缓冲。
下面结合附图及实施例对本发明进一步描述。
图1、现有码速调整模块。
图2、本发明的缓冲器构成示意图。
图3、实施例缓冲器的端口图。
本发明的缓冲器称为模拟双端口RAM缓冲器。一种可同时异步读写的缓冲器，包括存储器1、比较器2和译码器3，其特片在于还设有M个选择器4、与门5和2M个三态门6，其中译码器3是读地址高Ah位译码器和写地址高Ah位译码器，选择器4是2选1选择器，存储器1由M个单端口RAM小块组成；写地址总线AW中低AI位连接选择器4的“1”端，读地址总线AR中低AI位连接选择4器的“O”端，写地址总线AW中高Ah位接写地址高Ah译码器3的输入端，其M个译码输出端分别接M个选择器4的控制端和M个三态门6的控制端，M个选择器4的输出端对接M个RAM小块的地址输入端；写地址Ah位译码器3的M个译码输出端分别接M个与门5的输入端，与门5的另一输入端与写/读信号连接，与门5的输出端接RAM小块写/读控制端；读地址总线AR中高Ah位接读地址高Ah位译码器3的输入端，其M个译码输出端分别与M个三态门6的控制端连接，M个三态门6的输入端对应与M个RAM小块的数据端连接，三态门6的输出至读取数据总线DR；写入数据总线DW与M个三态门3的输入端连接，M个三态门3的输出端对应与M个RAM小块的数据端连接；写地址总线AW中高Ah位接比较器2的P输入端，读地址总线AR中高Ah位接比较器2的Q输入端，比较器2的输出接读写冲突指示。
其实现同时读写过程如下将写地址总线AW的低AI位和读地址总线AR的低AI位通过2选1选择器(4)作为每个RAM小块的地址(AI位)，每个RAM小块的容量为N×k位(k为传输数据单元的比特宽度，N=2A1为RAM小块的单元数)；将写地址总线AW的高Ah位进行译码后的M(M=2Ah)位信号作为每个RAM小块地址的2选1选择器(4)的选择信号，假设译码值为P，则第P#RAM小块的操作地址为写地址总线AW的低AI，同时打开该P#RAM小块的三态门(6)将写入数据总线DW的数据输入至该RAM小块，而且选通该RAM小块的写信号W为1，对该RAM小块进行写入操作，将数据写入该RAM小块的AW的AI确定单元，其它RAM小块的操作地址为读地址总线AR的低AI，而且其写/读为0即对其进行读取操作。将读地址总线AR的高AI位进行译码后的M(M=2Ah)位信号作为每个RAM小块的数据选通信号，假设译码值位Q，则第Q#RAM小块的输出数据通过打开的三态门(6)，将读地址总线AR的低AI确定的单元的数据送至读取数据总线DR。只要任何时刻P≠Q，即不同时读写同一块RAM，就保证该模拟双端口RAM缓冲器的读写正常。当P=Q时即同时读写同一块RAM，则读写冲突，使读写的数据不正常。
要使该模拟端口RAM缓冲器正常工作，只要控制读写的地址AW、AR的最小间隔大于RAM小块的码字容量N就可保证不同时读写同一块RAM小块，使数据能进行正常的读写。
本发明的缓冲器的外围增加由计数器组成的读地址产生电路和写地址产生电路，且写地址总线AW与写地址输出端连接，读地址总线AR与读地址输出端连接，构成一数据码速调整模块电路，用于数据传输(通信)。
由上可知，用RAM小块的组合完全能实现FIFO(先进先出存储器)功能，以实现数据传输中的数据码速调整。
权利要求
1.一种可同时异步读写的缓冲器，包括存储器1、比较器2和译码器3，其特征在于还设有M个选择器4、与门5和2M个三态门6，其中译码器3是读地址高Ah位译码器和写地址高Ah位译码器，选择器4是2选1选择器，存储器1由M个单端口RAM小块组成；写地址总线AW中低AI位连接选择器4的“1”端，读地址总线AR中低AI位连接选择器4的“O”端，写地址总线AW中高Ah位接写地址高Ah译码器3的输入端，其M个译码输出端分别接M个选择器4的控制端和M个三态门6的控制端，M个选择器4的输出端对接M个RAM小块的地址输入端；写地址高Ah位译码器3的M个译码输出端分别接M个与门5的输入端，与门5的另一输入端与写/读信号连接，与门5的输出端接RAM小块写/读控制端；读地址总线AR中高Ah位接读地址高Ah位译码器3的输入端，其M个译码输出端分别与M个三态门6的控制端连接，M个三态门6的输入端对应与M个RAM小块的数据端连接，三态门6的输出至读取数据总线DR；写入数据总线DW与M个三态门3的输入端连接，M个三态门3的输出端对应与M个RAM小块的数据端连接；写地址总线AW中高Ah位接比较器2的P输入端，读地址总线AR中高Ah位接比较器2的Q输入端，比较器2的输出接读写冲突指示。
2.按权利要求1所述的缓冲器的应用，其特征在于缓冲器外围增加由计数器组成的读地址产生电路和写地址产生电路，且写地址总线AW与写地址输出端连接，读地址总线AR与读地址输出端连接，构成一数据码速调整模块电路。
全文摘要
本发明涉及通信中的数据码数调整装置中使用的缓冲器器件,特别是指用单端口RAM小块的组合代替双端口RAM构成具有同时异步读写的缓冲器,包括存储器、比较器和译码器,其特征在于还设有M个选择器、与门和2M个三态门,其中译码器是读地址高Ah位译码器和写地址高Ah位译码器,选择器是2选1选择器,存储器由M个单端口RAM小块组成。由它组成码速调整模块更能与其它模块有机结合,用于数据传输系统,可降低系统成本。
文档编号H04L25/00GK1219056SQ9810353
公开日1999年6月9日 申请日期1998年7月31日 优先权日1998年7月31日
发明者徐元欣, 王匡, 袁雪芬 申请人:国家科学技术委员会高技术研究发展中心