专利名称：数字锁相环电路以及方法
技术领域：
本发明涉及数字通信领域，尤其涉及一种具有短的初始同步时间的数字锁相环(PLL)电路和数字PLL方法。
为了连接两个不同网络，一个网络必须与另一个网络同步。例如，当两个不同的信道诸如通常在专用交换系统中使用的基本信道与作为另一个网络的综合业务数字网(ISDN)相互联接时，由于每个信道所用的系统时钟信号之间存在差异，这些信道不能相互同步，因此在通信期间数据丢失。
为了解决上述问题，本发明的一个目的是提供一种数字PLL电路，用于通过校正一个系统的时钟信号使之与另一个系统的基准时钟信号同步来维持两个稳定的系统。
本发明的另一个目的是提供一种简单的并具有很短同步时间的数字PLL电路，当专用交换系统和按键电话交换系统接收到外部网络的业务时，可以使外部网络的基准时钟信号与交换系统中所用的时钟信号相同步。
本发明的又一个目的是提供一种数字PLL方法，用于通过校正一个系统中所用的时钟信号使它与另一个系统的基准时钟信号相同步来维持两个稳定系统。
为了实现第一和第二目的，提供一种数字PLL电路，它包括捕获器，用于根据按照用于与外部系统同步的动作模式(act mode)信号从外部输入的基准时钟信号来生成复位信号；鉴相器，其由复位信号进行复位，将基准时钟信号的相位与基准时钟信号同频的自分频的第一时钟信号的相位进行比较，并生成鉴相信号；以及频率合成器，用于通过根据鉴相信号改变系统时钟信号的分频比(division rate)来生成校正的时钟信号和锁定为最后输出的动作时钟信号。
为了实现第三目的，提供一种数字PLL方法，包括如下步骤(a)根据从外部输入的基准时钟信号按照用于与外部系统同步的动作模式信号生成复位信号；(b)在由复位信号复位之后，将基准时钟信号的相位和与基准时钟信号同频的自分频第一时钟信号的相位进行比较，并生成鉴相信号；(c)根据鉴相信号来改变系统时钟信号的分频比，从而生成校正的时钟信号和生成锁定的动作时钟信号作为最后结果。
通过参照附图对优选实施例进行详细地描述，可以使得本发明的上述目的和优点变得更加明显，附图中
图1示出依照本发明的数字PLL电路的一个实施例的方框图；图2A和2B示出在图1中所示的分频器中所分频的时钟信号和从外部输入的基准时钟信号的波形图；图3A至3H是图1中所示的频率合成器的输入和输出信号的时序图；图4A至4C是与图1中所示鉴相器所生成的帧同步信号相关的时序图；图5是图1所示脉冲噪声抑制器的电路图；图6A至6K示出图5所示脉冲噪声抑制器的操作时序图；图7是图1所示捕获器的电路图；图8A至8H是图7所示捕获器的操作时序图；图9A至9H是图8A至8H的局部放大图；图10是图1所示频率合成器的电路图；图11A至11G示出图1所示分频器的输出信号的时序图；图11H是图1所示的鉴相器的输出信号的时序图；图12是图1所示鉴相器的方框图；图13是图12所示鉴相器的电路图；图14A至14C示出图13所示第一窗口信号发生器的输入和输出信号的波形图；和图15A至15C示出图13所示第二窗口信号发生器的输入和输出信号的波形图。
图1示出依照本发明的数字PLL电路的一个实施例的方框图。在图1中，由外部网络提供的8KHz的基准时钟信号(REF_8KHz)输入给脉冲噪声抑制器100的基准时钟输入端口(REF8K_IN)。主时钟信号(C16．384MHz)即16．384MHz的系统时钟输入至时钟输入端口(C16M)。系统复位信号(RST)输入至倒相复位端口(RST)。基准时钟输出端口(REF8K_OUT)连接到捕获器200以及鉴相器500。
捕获器200从外部接收动作模式信号(ACT_MODE)、系统复位信号(RST)以及主时钟信号(C16．384MHz)，经第一与门1输出跟踪再启动信号(TRACK_RESTART)至分频器400的倒相复位端口(RST)，并且经第二与门2输出跟踪启动信号(TRACK_EN)至鉴相器500的倒相复位端口(RST)。这里，第一与门1对跟踪再启动信号(TRACK_RESTART)和系统复位信号(RST)进行与运算。第二与门2对跟踪再启动信号(TRACK_RESTART)、跟踪启动信号(TRACK_EN)和系统复位信号(RST)进行与运算。
频率合成器300接收主时钟信号(C16．384MHz)、系统复位信号(RST)以及来自鉴相器500的第一和第二窗口信号(Win_Lag和Win_Lead)，并且输出锁定的4．096MHz的时钟信号。分频器400从频率合成器300的倒相输出端口(C4M)输出的接收已校正的时钟信号以及第一与门1的输出信号，并且输出9比特的已分频的时钟信号(C[8∶0])至鉴相器500。鉴相器500接收由频率合成器300输出的锁定的4．096MHz的时钟信号、从分频器400输出的已分频的时钟信号、第二与门2的输出信号、主时钟信号(C16．384MHz)以及由脉冲噪声抑制器100输出的已抑制了脉冲噪声的基准时钟信号，并输出第一和第二窗口信号(Win_Lag和Win_Lead)至频率合成器300，并且生成帧同步信号(FS)。
应用图1所示的数字PLL电路的交换系统利用系统的主时钟信号和来自其它网络的8KHz的基准时钟信号来生成同步的时钟信号(例如，8KHz的时钟信号和4．096MHz的时钟信号)，因为，电话呼叫是利用通过脉冲编码调制(PCM)处理4KHz频段的可听信号所得到的数据来进行的。即，另一个系统与基准系统同步。
即，当在专用交换系统和按键电话交换系统中附加地使用ISDN时，由于ISDN与以前使用的网络不同步而造成时钟滑移(clock flow)。因此，数据被丢失或者不能正常地保持。为了解决此问题，利用在交换系统中所用的16．384MHz的主时钟信号并且利用在交换系统中作为基准时钟信号从传送至ISDN串行线路的数据中提取的8KHz的时钟信号来产生锁定到系统中所需的基准信号的8KHz和4．096MHz的时钟信号。因此，能够提供一种ISDN业务与现有业务同步的稳定系统。
脉冲噪声抑制器100通过抑制在8KHz的基准时钟信号中所包含的噪声的脉冲分量来使噪声最小化，并且把可靠的基准时钟信号供给捕获器200以及鉴相器500。捕获器200解决的问题是从初始模式至执行锁定，即，到达跟踪区域它花费很长的时间。捕获器200形成了与动作模式信号(ACT_MODE)和从脉冲噪声抑制器100输出的已抑制了脉冲噪声的基准时钟信号内部同步。即，当动作模式信号(ACT_MODE)是“低”时，分频器400不会由捕获器200输出的跟踪再启动信号(TRACK_RESTART)复位，并且以一种自激(free_run)模式进行自激。当动作模式信号(ACT_MODE)是逻辑“高”时，此时完成与外部网络同步的操作，生成复位脉冲，从而通过第一与门1复位分频器400，并且生成跟踪启动信号(TRACK_EN)并把跟踪启动信号通过第二与门2供给鉴相器500，从而启动鉴相器500。
频率合成器300接收主时钟信号(C16．384MHz)并根据由鉴相器500供给的窗口信号(Win_Lag和Win_Lead)或者已校正的时钟信号生成锁定的4．096MHz的时钟信号。分频器400根据分频器400的系统时钟信号将时钟信号从4．096MHz分频为8KHz的时钟信号，把这些分频的时钟信号输出至鉴相器500，并且利用已校正的时钟信号将时钟信号从4．096MHz分频成8KHz的时钟信号。
鉴相器500将分频器400中自行分频出的并且如图2A所示的8KHz的时钟信号的相位与从脉冲噪声抑制器100输出的并如图2B所示的在外部网络中所用的8KHz的基准时钟信号的相位行比较，确定自行分频出的时钟信号是滞后于还是超前于基准时钟信号，并且产生第一和第二窗口信号(Win_Lag和WIN_Lead)。当把自行分频出的时钟信号的相位与基准时钟信号的相位进行比较时，就能够确定现有的系统是否与外部网络同步。图2B所示的tpd、tpd1、tpd2、tpd3、tcorrect、tsd和tsu分别表示整个鉴相区、减速(sloW down)鉴相区、加速(speed up)鉴相区、旁通鉴相区、整个频率校正区、减速频率校正区和加速频率校正区。
因此，当鉴相器500将基准时钟信号与图3A所示并由分频器400所产生的8KHz的时钟信号进行比较时，总是存在实际的差异。为了防止自抖动(self-jilter)，即当校正从频率合成器300输出的时钟信号时校正值大于实际相位差，因为即使两时钟信号间的差值为无限小时自分频时钟信号都会被确定为“滞后”或“超前”于参考时钟信号，当在诸如图3(C)所示的旁通情况下窗口(通过窗口)中存在相位差，该时钟信号就不再进行校正而通过。此时，通过窗口的大小是根据网络的振动程度来确定的。由于依据本发明的数字PLL设计成与ISDN S／T接口(这里，基本速率接口(BRI))相匹配，如图3D所示从频率合成器300产生的时钟的一个周期的大小是244ns。另外，在用户和网络之间存在的在窄带ISDN中所用的ISDN S／T接口中存在BRI和主速率接口(PRI)。最好本发明匹配BRI。
即，这是为了防止自抖动，该自抖动是由于在通过窗口情况下，图3A所示的8KHz的分频的时钟信号与图3C所示基准时钟信号几乎不可能同步造成的。当两个时钟信号的相差在通过窗口区中收到时，时钟信号不校正而通过。当校正是在校正区发生时，时钟信号以4．096MHz的时钟信号的半个周期进行校正。图3B表示16．384MHz的主时钟信号的波形。
当进入用于降低4．096MHz的时钟信号的速度的减速模式时，由于在分频器400中分频的8KHz的时钟信号(图3A)超前于图3E所示的基准时钟信号，频率合成器300改变图3F所示的自分频时钟信号(4．096MHz)，并在减速区中生成其运行比正常的4．096MHz时钟信号慢的时钟信号。考虑减速校正区，改变了已校正的时钟信号的数量。除了校正区以外，4．096MHz的时钟信号被分频成具有正常大小的信号。
当进入提高4．096MHz的时钟信号的速度的加速模式时，由于分频器400中所分频的时钟信号(图3A)滞后于图3G所示的基准时钟信号，频率合成器300改变图3H所示的4．096MHz时钟信号，并在加速区中生成其运行快于正常的4．096MHz的时钟信号的时钟信号。
因此，通过产生已校正的4．096MHz时钟信号使外部基准时钟信号锁定到自分频时钟信号，并利用已校正的时钟信号4．096MHz在分频器400中生成8KHz的时钟信号，可以使自分频时钟信号与8KHz基准时钟信号同步。
从鉴相器500输出帧同步信号(FS)，即图4C所示的网络同步信号，该鉴相器500接收图4A所示的16．384MHz主时钟信号以及图4B所示的从频率合成器300输出的4．096MHz时钟信号。如图4C所示，在减速模式中a是61ns并且在其它模式则为0ns。
图5示出图1所示脉冲噪声抑制器100的详细电路图，它根据主时钟取样从外部网络提供的基准时钟信号，移位取样的基准时钟信号，加上已移位的基准时钟并将它们延迟预定时间，从而抑制了不大于预定数的比特的短脉冲。
即，图6示出第一D触发器102的输出TP1的波形，该第一D触发器102根据图6B所示的主时钟信号(C16M)由图6A所示的已倒相的复位信号(RST)进行复位，并接收如图6C所示的含有脉冲噪声(NOISE 1和NOISE 2)的基准时钟信号(REF8K)。图6E示出第二D触发器104的输出TP2的波形，该第二D触发器根据主时钟信号C16M由倒相的复位信号(RST)进行复位，并接收第一D触发器102的输出。图6F示出第三D触发器106的输出TP3的波形，该第三D触发器根据主时钟信号C16M由倒相的复位信号(RST)进行复位，并接收第二D触发器104的输出。
第三与门108对第一、第二和第三D触发器102、104和106的输出信号进行与运算并输出图6G所示的信号TP4。第三与门110对第一、第二和第三D触发器102、104和106的倒相的输出信号进行与运算并输出图6H所示的信号TP5。
图6I示出第四D触发器114的输出TP6的波形，该D触发器114根据由第一倒相器112倒相的主时钟信号由倒相的复位信号(RST)进行复位，并锁存第三与门108的输出。图6J示出第五D触发器116的输出TP7的波形，该D触发器117根据由第一倒相器112倒相的主时钟信号由倒相的复位信号(RST)进行复位，并锁存第四与门110的输出。第五与门118对第五D触发器116倒相的输出信号和倒相的复位信号(RST)进行与运算。
置位-复位触发器(S_RFF)120的输入端口(D)和时钟端口(CK)都接收驱动电压VDD，倒相置位端口(S)接收第四D触发器114的倒相输出信号，并且倒相复位端口(R)接收第五与门118的输出信号。置位-复位触发器120的输出端口(Q)输出图6K所示的已抑制了脉冲噪声并已延迟了预定时间的基准时钟信号(REF8K_OUT)。
脉冲噪声抑制器100利用D触发器102，104及106作为三比特移位寄存器，从16．384MHz的主时钟信号中仅仅抑制不超过两比特的脉冲。为了抑制更大的噪声脉冲，可以增加移位寄存器的位数。在图6C所示的两比特的第一噪声脉冲(NOISE 1)中，在基准时钟信号中含有低噪声。在一比特的第二噪声脉冲(NOISE 2)中，在基准时钟信号中含有高噪声。脉冲噪声抑制器100起低通滤波器的作用，用于抑制基准时钟信号的高频分量，这是来自网络的最重要的信号。
图7是图1所示的捕获器200的电路图，用于利用基准时钟信号(REF8K)的边沿以及作为PLL电路的启动信号的动作模式信号(ACT_MODE)的有效部分来实现快速同步。
在图7中，图8D所示的动作模式信号(ACT_MODE)输入至第六D触发器202的输入端口(D)。从图1所示的脉冲噪声抑制器100输出的图8B所示的基准时钟信号(REF8K)输入至第六D触发器202的时钟端口(CK)。如图8A所示的倒相复位信号(RST)输入至第六D触发器的倒相复位端口(R)。第六D触发器202的输出信号输入至第七D触发器204的输入端口(D)。由第二倒相器206倒相的基准时钟信号输入至第七D触发器204的时钟端口(CK)。倒相的复位信号(RST)输入至第七D触发器204的倒相复位端口(R)。图8E所示的输出信号TP11输出至输出端口(Q)。
第七D触发器204的输出信号(图8E)输入至第八D触发器208的输入端口(D)，由第三倒相器210倒相的主时钟输入到它的时钟端口(CK)，已倒相的复位信号(RST)输入至它的倒相复位端口(R)。如图8F所示的第七D触发器204的输出信号TP12从输出端口R(Q)输出。图8C中示出了输入至第三倒相器210的主时钟信号(C16M)的波形。
第六与门212对动作模式信号(ACT_MODE)和第八D触发器208的输出信号进行与运算，并输出图8G所示的跟踪启动信号(TRACK_EN)。第一与非门214对第八D触发器208的倒相的输出信号和第七D触发器204的输出信号进行与非运算。第七与门216对第一与非门214的输出和倒相的复位信号(RST)进行与运算，并输出图8H所示的跟踪复位信号。
在图9A至9H中，恰好在动作模式信号变得“高”之后，图8A至8H所示的信号的一些部分被放大，以便帮助理解图7所示的捕获器200的操作。
获捕器200用于把数字PLL不进行操作的自激状态的时间降至最小，即，此时动作模式(ACT_MODE)无效(逻辑“低”)，因而不必与外部网络同步，不输入基准信号，并且只有当动作模式信号(ACT_MODE)变成逻辑“高”时，在交换系统中才实现同步来与外部网络同步状态。
图10是频率合成器300的电路图。在图10中，用于倒相主时钟信号(C16M)的第四倒相器302的输出端口与第一T触发器(TFF)304的输入端口(T)相连，倒相复位端口(R)接收倒相的复位信号(RST)。第一T触发器304的输出和倒相的输出信号输入至多路复用器306的第一和第二输入端口(A和B)，并根据输入至它的选择端口(S)的第二T触发器316的输出，选择其中之一。选择的信号输出至第五倒相器318。
第八与门308对第九D触发器310的倒相输出和第十D触发器倒相输出进行与运算。第九D触发器310根据主时钟信号(C16M)来锁存第八与门308的输出，并且由第九与门312的输出复位。第九与门312对从图1所示鉴相器500输出的第二窗口信号(Win_Lead)和倒相的复位信号(RST)进行与运算，并输出与运算结果至第九和第十D触发器310和314的倒相复位端口(R)。
第十D触发器314根据主时钟信号(C16M)来锁存第九D触发器310的输出。第二T触发器316接收第九D触发器310的输出并由倒相的复位信号(RST)复位。第九D触发器310的输出作为多路复用器306的选择信号而输出。
第三T触发器320根据主时钟信号(C16M)来操作并根据第十与门322的输出复位。第十与门322对从鉴相器500输出的第一窗口信号(Win_Lag)、倒相的复位信号(RST)以及第二与非门342的输出进行与运算，并将与运算结果提供给第三、第四和第五T触发器322、324和326的复位端口(R)。
第四T触发器324接收第三T触发器322的倒相的输出。第五T触发器326接收第四T触发器324的倒相的输出。第十一与门328对第三T触发器322的输出和第四T触发器324的输出进行与运算，并输出与运算结果至第一或门332的一个输入端口。第十二与门330对第三T触发器322的倒相的输出和第四T触发器324的倒相的输出进行与运算，并输出与运算结果至第一或门332的另一个输出端口。第十三与门334对第三和第四T触发器322和324的倒相的输出以及第五T触发器326的输出进行与运算。
第十一D触发器336根据主时钟信号(C16M)接收第一或门332的输出，并由倒相的复位信号(RST)复位。第十二D触发器338根据主时钟信号(C16M)接收第十三与门334的输出，并由倒相的复位信号(RST)复位。第十三D触发器根据主时钟信号(C16M)接收第十二D触发器338的输出，并由倒相的复位信号(RST)复位。第二与非门342对第十二D触发器338的输出和第十三D触发器340的输出进行与非运算，并反馈与非运算结果给第十与门322。
第二多路复用器334根据第一窗口信号(Win_Lag)选择第五倒相器318的输出或者选择第十一D触发器336的输出，并将选择的输出提供给第六T触发器346。锁定的4．096MHz时钟信号(C4M)是从第六T触发器346的输出端口(Q)输出的，它的倒相输出端口(Q)的输出(C4M)提供给分频器400。由第六T触发器346输出的已锁定的4．096MHz时钟信号(C4M)输出变为数字PLL电路的输出。
即，当第一和第二窗口信号(Win_Lag和Win_Lead)是逻辑“低”时，即，当8KHz基准时钟信号与从分频器400分频出的8KHz时钟信号之间的差值是在旁通窗口中时，由主时钟信号(C16M)除以4得到的4．096MHz时钟信号经过第一T触发器304的输出端口(Q)、第一多路复用器306、第二多路复用器344以及第六T触发器346输出。第一和第六T触发器304和346分别分频时钟信号为两部分。第一多路复用器304保持前一状态，第二多路复用器344总是选中第一输入端口(A)。
在降低在分频器400中分频的4．096MHz时间信号的速度的减速模式的情况中，由于在分频器400中分频的8KHz时钟信号超前于8KHz基准时钟信号，当鉴相器500产生逻辑“高”的第二窗口信号(Win_Lead)时，将时钟信号划分为三部分的第九和第十D触发器310和314工作。第二T触发器316产生一个选择信号从而选择第一多路复用器306的第二输入端口(B)。经过第二多路复用器344的第一输入端口(A)和第六T触发器346的倒相输出端口(Q)校正的时钟信号，即主时钟信号的校正时钟信号三分频后在第二窗口区中输出。
在提高在分频器400中分频的4．096MHz时钟信号的速度的加速模式的情况下，由于在分频器400中分频的8KHz时钟信号滞后于8KHz基准时钟信号，当鉴相器500产生逻辑“高”的第一窗口信号(Win_Lag)时，第三、第四和第五T触发器320、324和326以及第十一、第十二和第十三D触发器336、338和340进行操作。第二多路复用器334选择从第二输入端口(B)输入的第十一D触发器336的输出。经第六T触发器346的倒相输出端口(Q)的校正的时钟信号即主时钟信号的校正的时钟信号5分频以后提供给分频器400。
即，当主时钟信号(C16M)生成了经第六T触发器346锁定的4．096MHz时钟信号时，产生的校正的时钟信号在正常模式中的一个周期期间具有四个时钟信号，在减速模式中的一个周期期间具有3个时钟信号，在加速模式中的一个周期内期间具有5个时钟信号。
图11A至11G示出从图1所示的分频器400输出的波形。图11A所示的4．096MHz时钟信号输出给分频器400的最低有效位。从分频器400输出图11B所示的2．048MHz时钟信号、图11C所示的1．024MHz时钟信号、图11D所示的512KHz时钟信号、图11E所示的256KHz时钟信号、128KHz时钟信号(未示出)、64KHz时钟信号(未示出)、32KHz时钟信号(未示出)以及图11F所示的16KHz时钟信号。图11G所示的8KHz时钟信号输出给分频器400的最高有效位。
图11H示出窗口值的十六进制数0至3FF，该窗口值是由图1所示的鉴相器500利用在分频器400中分频的4．096MHz时钟信号至8KHz时钟信号产生的。
图12是图1所示鉴相器500的框图，下面将参照图13、14和15进行解释。在图12中，解码器502接收由图1所示的分频器400输出的分频时钟信号并输出已解码的输出数据(W000至W3FF)给第一和第二窗口信号发生器506和508。
如图13所示，帧同步信号发生器504包括第十四与门511和第十四D触发器512，第十四与门511用于对由分频器400输出的分频时钟信号进行与运算，第十四D触发器512由倒相复位信号(RST)复位，根据从图1所示的频率合成器300输出的4．096MHz的时钟信号(C9)锁存第十四与门511的输出，并且从倒相输出端口(Q)输出帧同步信号(FS)。
图13示出第一窗口信号发生器506的详细结构。第一窗口信号(Win_Lag)是通过接收以下信号来生成的解码器502的输出数据(W000至W018)、主时钟信号(C16M)、从图1所示脉冲噪声抑制器100输出的基准时钟信号(REF8K)以及倒相复位信号(RST)。输入至图13所示的第十九、第二十一……及第二十三与门528、533……及538的T1、T2和Tn是从解码器502输出的解码的预定值。这些值由等式1递增(见下面)。
例如，由于如图14A所示的基准时钟信号(REF8K)是利用自分频的时钟信号在由解码器502所生成的窗口值W001内进行取样，如图14C所示，因此，第一窗口信号(Win_Lag)经过图13的第一窗口发生器506的第十八、第十九和第二十D触发器524，525和527从第十九与门528输出，并且提供给图1所示的频率合成器300。第一窗口信号(Win_Lag)的逻辑“高”部分从W001开始。通过等式1，决定第一窗口信号(Win_Lag)的逻辑“低”的T1变成W00A(见下面)。
即，第一窗口信号发生器506输入来自分频器400的自分频时钟信号并且利用由解码器502生成的窗口值(W×××)生成窗口。如图13所示，该窗口值(W×××)被分成24级(W001至W018)，并且第一窗口信号(Win_Lag)的逻辑“高”点是根据所分的级预先确定的。第一窗口信号的逻辑“低”点是通过对基准时钟信号(REF8K)进行取样来确定的。通过从W001取样来检测出了最后的W×××值确定Tn值从而确定了逻辑“低”。Tn值是一个预定值。
即，从下面等式1可以得出第一窗口信号(Win_Lag)的Tn值。[等式1]Tn=[{(Dinput W×××值-1)／}×5+5]×2，当W×××是奇数时=[(Dinput W×××值／2)×5+2]×2，当W×××是偶数例如，当D=001时，T1=[｛(1-1)／2}×5+5]×2=A(=W00A)，当D=002时，T2=[(2／2)×5+2]×2=E(=W00E)，当D=003时，T3=[{(3-1)／2}×5+5]×2=14(=W014)，图13示出第二窗口信号发生器508的详细结构。第二窗口信号(Win_Lead)是通过接收解码器502的输出数据、主时钟信号(C16M)、基准时钟信号(REF 8K)以及倒相复位信号(RST)产生的。
即，窗口是利用窗口值(W×××)通过接收在分频器400中自分频的时钟信号生成的。基准时钟信号(REF 8K)是在窗口的上升沿取样的。当生成了取样结果时，第二窗口信号(Win_Lead)就形成逻辑“高”，保持在计算出的预定值，并且恢复为逻辑“低”。
由于如图15A所示的基准时钟信号(REF 8K)是在由解码器502所生成的如图15C所示的窗口值W3FE里取样的，因此，利用自分频时钟信号，图13的第二窗口信号发生器508的JK触发器552以及第三十三、第三十四和第三十五D触发器553、554和555工作，从而通过第六与非门556和与或门558，生成了图15B所示的第二窗口信号(Win_Lead)，该信号具有在从W3FE至W003的窗口值中的逻辑“高”部分。
图13的第二窗口信号发生器508生成24级的第二窗口信号(Win_Lead)。由下面等式2可得出各个级的JK触发器540...546、552的一个输入端口的输入值K。各个级的JK触发器的另一个输入端口的输入值J是输入取样的基准时钟信号(REF 8K)的已解码的值。[等式2]K=(J的1的补码)×3例如，当J是3FE时，K=1×3=3(=W003)，当J是W3FD时，K=2×3=6(W006)如上所述，依照本发明的数字PLL电路比模拟PLL电路便宜并且结构简单。PLL电路使用脉冲噪声抑制器来保证可靠的基准时钟信号，因而防止误动作，并且使用捕获器而减少了同步时间。
权利要求
1．一种数字PLL电路，包括捕获器，用于根据按照用于与外部系统同步的动作模式信号从外部输入的基准时钟信号生成复位信号；鉴相器，其由复位信号进行复位，用于将基准时钟信号的相位和与该基准时钟信号同频的自分频的第一时钟信号的相位进行比较，并生成鉴相信号；以及频率合成器，用于根据鉴相信号改变系统时钟信号的分频比来生成校正的时钟信号和锁定为最后输出的动作时钟信号。
2．如权利要求1所述的数字PLL电路，还包括脉冲噪声抑制器，用于从由外部输入的基准时钟信号中抑制脉冲噪声分量，并将已抑制了噪声的基准时钟信号输出到捕获器和鉴相器；以及分频器，其由复位信号进行复位，用于分频该系统时钟信号，并将含有第一时钟信号的多个分频的时钟信号提供给该鉴相器。
3．如权利要求1所述的数字PLL电路，其中该脉冲噪声抑制器包括用于移位输入的基准时钟信号的多个移位寄存器、和用于相加多个移位寄存器的输出的加法电路，并且根据移位寄存器的个数抑制具有大小不超过预定的位数的脉冲。
4．如权利要求2所述的数字PLL电路，其中当动作模式处于无效状态时，该捕获器维持自激模式，并且当动作模式处于有效状态时，产生复位信号并把它输出至分频器和该鉴相器，以便与已抑制了噪声的基准时钟信号同步。
5．如权利要求2所述的数字PLL电路，其中该鉴相器包括解码器，用于解码多个已分频的时钟信号并输出解码值；第一发生器，用于当第一时钟信号滞后基准时钟信号时，利用解码值生成作为鉴相信号的第一窗口信号，表示提高动作时钟信号的速度的第一窗口区；和第二发生器，用于当第一时钟信号超前该基准时钟信号时，利用解码值生成作为鉴相信号的第二窗口信号，表示降低动作时钟信号的速度的第二窗口区。
6．如权利要求5所述的数字PLL电路，其中该鉴相器还包括帧同步信号发生器，用于对多个已分频的时钟信号进行与运算，并生成同步于由频率合成器输出的锁定的动作时钟信号的帧同步信号。
7．如权利要求5所述的数字PLL电路，其中第一和第二窗口信号的有效部分的时间的开始点是通过利用解码值取样基准时钟信号和解码时间的取样点得到的值，并且时间的结束点是通过基准时钟信号的取样时间点的解码值来确定的预定值。
8．如权利要求1所述的数字PLL电路，其中当在通过窗口区中收到该基准时钟信号时，频率合成器不校正已锁定的动作时钟信号，以防止自抖动。
9．如权利要求6所述的数字PLL电路，其中该频率合成器包括第一分频电路，用于当没有生成第一和第二窗口信号时，将系统时钟信号以第一预定数分频，并且生成锁定的动作时钟信号；第二分频电路，用于响应第一窗口信号，将系统时钟信号以第一窗口区中的第二预定数分频，并生成校正的时钟信号；和第三分频电路，用于响应第二窗口信号，将系统时钟信号以第二窗口区中的第三预定数分频，并生成校正的时钟信号。
10．一种数字PLL方法，包括以下步骤(a)根据按照用于与外部系统同步的动作模式信号从外部输入的基准时钟信号生成复位信号；(b)在由复位信号复位之后，通过将基准时钟信号的相位和与该基准时钟信号同频的自分频的第一时钟信号的相位进行比较，生成鉴相信号；以及(c)根据该鉴相信号改变系统时钟信号的分频比生成校正时钟信号，并生成做为最后结果的已锁定的动作时钟信号。
11．如权利要求10所述的方法，还包括以下步骤(d)通过从由外部输入的基准时钟信号中抑制脉冲噪声分量生成已抑制噪声的基准时钟信号；和(e)在由复位信号复位以后，通过分频该系统时钟信号生成含有第一时钟信号的多个分频的时钟信号。
12．如权利要求11所述的方法，其中步骤(b)包括以下步骤(b1)解码多个分频的时钟信号信号并生成解码值；(b2)当第一时钟信号滞后该基准时钟信号时，利用解码值生成作为鉴相信号的第一窗口信号，表示用于提高动作时钟信号的速度的第一窗口区；(b3)当第一时钟信号超前该基准时钟信号时，利用解码值生成作为鉴相信号的第二窗口信号，表示用于降低动作时钟信号速度的第二窗口区。
13．如权利要求12所述的方法，其中步骤(b)还包括以下步骤(b4)对多个已分频的时钟信号进行与运算并生成同步于锁定的动作时钟信号的帧同步信号。
14．如权利要求12所述的方法，其中第一和第二窗口信号的有效部分的时间的开始点是通过使用解码的值取样基准时钟信号和解码时间的取样点所得到的值，并且时间的结束点是由该基准时钟信号的时间的取样点的解码值所确定的预定值。
15．如权利要求12所述的方法，其中步骤(c)包括下面步骤(c1)当没有生成第一和第二窗口信号时，通过把该系统时钟信号以第一预定数分频而生成动作时钟信号；(c2)响应第一窗口信号，通过把该系统时钟信号以在第一窗口区的第二预定数分频而生成校正的时钟信号；(c3)响应第二窗口信号，通过把该系统时钟信号以在第二窗口区的第三预定数分频而生成校正的时钟信号。
全文摘要
一种数字PLL电路包括:脉冲噪声抑制器,抑制外部输入的基准时钟的脉冲噪声分量,输出抑制噪声的基准时钟至捕获器和鉴相器;捕获器,根据按照动作模式信号从外部输入的基准时钟生成复位信号;鉴相器,由复位信号复位,将基准时钟的相位和与基准时钟信号同频的自分频时钟的相位比较,生成鉴相信号;和频率合成器,通过根据鉴相信号改变系统时钟的分频比生成校正的时钟信号和作为最终输出的动作时钟信号。
文档编号H04L7/00GK1204894SQ9811487
公开日1999年1月13日 申请日期1998年5月21日 优先权日1997年5月21日
发明者李益镛 申请人:三星电子株式会社