专利名称：降低能耗的匹配过滤器的制作方法
技术领域：
本发明总体涉及无线电话通信系统中的接收机，更具体来说，涉及接收码分多路访问(CDMA)信号的无线电接收机。
在美国以及世界各地，蜂窝式电话产业已经在商业经营中取得了巨大进展。在主要大城市地区的增长远远超过预期，正在超过系统容量。如果这个趋势继续下去，快速增长的效应甚至将很快触及到最小的市场。需要有创新的解决方案来满足这些增长的容量需求以及保持高质量的服务，避免价格上涨。
统观世界，蜂窝式系统中的一个重要步骤是从模拟传输向数字传输的转变。同等重要的是对实现下一代蜂窝技术的高效数字传输方案的选择。此外，人们广泛认为，采用能方便地携带、用来在家中、办公室、大街上、汽车内打电话的低成本袖珍无线电话的第一代个人通信网络(PCN)，会由使用下一代数字蜂窝式系统基础结构和蜂窝式频率的蜂窝式通信公司提供。这些新系统所需求的关键特点是增加的通话容量。
目前，信道访问是用频分多路访问(FDMA)、时分多路访问(TDMA)和码分多路访问(CDMA)等方法实现的。在FDMA系统中，通信信道是一个在其中汇集着信号的传输能量的单一无线频带。与相邻信道的干扰，因只通过在滤波器的额定频带内的信号能量带通滤波器的使用而得到限制。这样，由于每个信道分配有不同的频率，系统容量就因可用频率以及信道再使用所施加的限制而受限制。
在TDMA系统中，信道由相同频率上周期性时隙序列中的时隙组成。时隙的每个持续时间称为帧。给定信号的能量被限制在这些时隙的其中一个时隙的范围内。相邻信道干扰因只通过在适当时间接收的信号能量的时间门或其它同步单元的使用而得到限制。这样就减少了来自不同相对信号强度水平的干扰的问题。
TDMA系统中的容量因把传输信号压缩到较短的时隙内而增加。结果，必须以相应地更快的、按比例增加所占用的频谱量突发速率传输信息。
就FDMA或TDMA系统或FDMA/TDMA混合系统来说，目标是保证两个可能干扰的信号不在相同时间占用相同频率。相反，CDMA允许信号在时间和频率上重叠。所以，所有CDMA信号共享相同的频谱。在频率域和时间域中，多路访问信号重叠。CDMA通信的各个方面，例如在“蜂窝式CDMA系统的容量”(作者为Gilhousen、Jacobs、Viterbi、Weaver和Wheatley，IEEE媒介技术学报，1991年5月)有说明。
在典型的CDMA系统中，将要传输的信息数据流加到由伪随机噪声码(PNcode)发生器生成的更高位速率的数据流上。通常将信息数据流和高位速率数据流相乘在一起。这种较高位速率信号与较低位速率数据流的组合被称作编码(coding)或扩展(spreading)信息数据流信号。每个信息数据流或信道都被分配一个独有的扩展码。多个编码的信息信号在无线电频率载波上被传输，共同地作为一个合成信号在接收机被接收。每个编码信号在时间和频率上，与所有其它编码信号以及噪声有关的信号重叠。通过将合成信号与各个独有扩展码的其中之一相联系，将对应的信息信号分离和解码。
CDMA通信技术有许多优点。由于宽带CDMA系统的特性-如改善的编码增益/调制密度、语音活动开启、相同频谱在每一个单元中的分区和复用，基于CDMA的蜂窝式系统的容量极限被提高到现有模拟技术的二十倍。CDMA几乎不受多路径干扰的影响，消除衰减和静态，以增强在城市地区的性能。用高位速率编码器进行语音的CDMA传输，保障一流的、逼真的语音质量。CDMA也设置可变的数据速率，以便能提供不同等级的语音质量。CDMA的加扰的信号格式消除串话，使窃听或跟踪电话困难大，成本高，更保证通话者的隐私，更保证不受空中时间欺诈(air time fraud)的影响。在继CDMA或“扩展频谱”(spreadspectrum)概念之后的通信系统中，信息数据流的频谱是用一种与数据信号的代码无关的代码扩展(spread)的。这些代码也是对每一个用户来说是独有的。这就是为什么了解预定发射机的代码的接收机能选择预定信号的原因。
有几种不同的扩展(spread)信号的技术。最常用的两个是直接序列(DS)和跳频(FH)，这两种技术都是本领域中众所周知的。按照DS技术，数据信号被乘以一个被称作伪随机噪声码(PNcode)的无关联的代码。PNcode是一系列值为-1和1(极性)或0和1(非极性)的芯片(位)，有类噪声的属性。创建PNcode的一种方法是通过至少一个移位寄存器。如果这种移位寄存器的长度为N，则持续时间NDS由等式NDS＝2n－1确定。
在CDMA系统中的接收机中，所接收的信号再次被乘以相同的(同步的)PNcode。由于该代码由+1和-1组成，该操作将该代码从信号中去除留下原始的数据信号。换言之，去扩展(despreading)操作是与扩展操作相同的。
图1是一个常规相关器(correlator)的框图，该相关器被用来计算所接收的最近M个信号样本与一个M位码字的相互关系。M单元的延迟线路10存储所接收的信号样本，顺序地把它们移动经过M个阶段的每个阶段。于是，延迟线路存储单元含有接收到的最近M个信号样本值。在每个新样本被移入同时一个老样本被移出后，M个样本值被从延迟线路读到M个符号改变器12中，在这里，按照要计算与其相互关系的预定代码的位b…b将M个样本值乘以+1或-1。然后将符号改变的值在加法器13中相加，生成相互关系结果。
总之，建立一个64元素的向量A＝(a1，a2，…a64)与另一个64元素的向量C＝(c1，c2，…c64)的关系的过程要生成内积A*C＝a1*c1＋a2*c2＋…a64*c64。当其中一个向量(例如C)的元素只包含二进制值(算术上+1或-1)，诸如a1*c1的积简化为±a1，但是，加64个值±a1±a2±…±a64的过程如果必须对接收到的每个新值“a”都要执行，仍然是非常费力的。在以上的例子中，向量长度(64)只是用来作解释的。本领域的技术人员知道，可以使用任何长度的向量。
现有技术包括图1所示的相关器的许多变体。例如，信号样本可以是一位的，或者“硬性限制的”只是+1或-1的数，而不是多位的数。于是所用的符号改变器通常就是简单的XOR门。在这种情况下，加法器13可以先将各对一位值相加，获得M/2个两位值；M/4个两位加法器然后将两位值相加，获得M/4个三位值，如此等等。这种被称作“加法器树”的结构，在输入值是一位值而不是多位值时更简单。
对于一位值信号样本，加法器树可以由一个上/下计数器替代，该计数器扫描M个值，遇到+1时递增，遇到-1时递减。同样，对于多位值信号样本，可以将并行加法器树替换为串行加法器，从延迟线路存储器依次提取M个值的每个值，加到一个累加器。在后一种情况中，所采用的逻辑的运行速度必须是并行加法器情况的M倍。因此，在相关器的总体速度与逻辑复杂度之间有一个折衷。不过在每一个上述现有技术的相关器变体中，有必要在接收每个新的信号样本后重新组合M个值。
图2中表示的对另一个对传统的匹配过滤器或相关器的描述。以每秒Fc个样本的速度对所接收的信号取样，将样本顺序地输入记为X的乘法器的输入端。64个乘法器各有PNcode的一位作为乘法器的第二输入值，如图2中的C1、C2、C3…C64所示(对应于长度64的匹配过滤器)。在这个传统匹配过滤器中，在最左边的乘法器总将当前输入样本a(i)乘以C1，将乘法输出C1×a(i)发送到样本延迟单元D1。该值将在当a(i＋1)被输入到所有乘法器时的下一个取样周期从延迟单元D1输出。当值C1×a(i)从延迟单元D1输出到第一加法器的第一输入端时，C2乘以输入样本a(i＋1)，得到值C2×a(i＋1)，将这个积施加到第一加法器的第二输入端。于是，第一加法器的输出是C1×a(i)＋C2×a(i＋1)，进入延迟单元D2。该值在当a(i＋2)被输入到乘法器时的下一个取样周期从延迟单元D2输出。D2的输出于是与C3×a(i＋2)相加，结果被输入延迟单元D4，如此等等。于是可见，在输入了64个样本之后，从最右边的加法器输出以下值C1×a(i)＋C2×a(i＋1)＋C3×a(i＋2)＋…＋C64×a(i＋63)这是值C1…C64与信号样本a(i)…a(i＋63)之间的一个64样本相关关系。
在每个连续的信号样本被输入时，连续地计算信号样本a(i＋1)…a(i＋64)a(i＋2)…a(i＋65)之间的新的64点相关关系。
生成的相关关系就是系数C1…C64与按照一个滑动窗口64样本宽选择的64个信号样本的组合。所以，这个匹配过滤器的另一个叫法是“滑动相关器”。
图1的装置在每个采样时钟周期执行64个乘法和64个加法。这消耗大量的电能-特别是电源是诸如电池的便携式电源时。因此需要一种为降低能耗而使计算量最小的匹配过滤器。
本发明的一个目的是减少为获得连续的相关值而执行的乘法和/或加法的数量。减少乘法和加法的数量能降低电源的能耗，由此延长使用滑动相关器或匹配过滤器的以电池为电源的设备(如接收CDMA信号的移动电话)的电池寿命。
按照典型实施例，匹配过滤器在其输入端接收一个信号样本流，在某采样速率时钟的每个连续周期接收一个新样本。对于每个新样本，输出一个完整的相关值，该值是最近N个信号样本与一个包含N个数字符号的PNcode的相互关系。相关器通过生成独立于给定PNcode的、有限数量的连续输入样本的预组合，以计算每个相关值需要大大少于N个乘法运算和N个加法运算的方式，在每个新样本时钟周期计算连续的相关关系。
通过结合附图阅读本说明书将能理解申请人的发明。附图简介图1表示一个常规的相关器；图2表示另一个常规的相关器；图3表示叠加一个能与所接收样本相关的15位代码的连续位移的安排。
图4是典型相关器的示意框图；图5表示能被用来实现图4的相关器的一系列步骤；图6a-6c和7-10表示按照本发明各种第一实施例的匹配过滤器装置。
按照典型实施例，用于DS CDMA系统中的匹配过滤器以一个采样时钟速率接收输入样本信号，并生成输入样本信号的预组合。匹配过滤器用这些预组合以及给定的PNcode，解译所接收的输入样本信号并以采样时钟速率生成一个相关值输出。匹配过滤器用较少的逻辑运算生成与常规匹配过滤器的相同的输出，由此更节省电能，延长电池寿命。
图3是表示一个叠加一个能与所接收样本相关的15位代码的连续位移的安排的示意图。参看图3，将所接收的多个信号样本(在水平方向上)以十六进制方式编号为1至I。在信号样本编号下边显示的是15个被接收的样本要与之相关的一个15位码字的不同位移。最左边的纵向编号表示所执行的相关的编号。例如，相关编号1将把行号1中的码字与编号为1、2、3…F的信号样本相关。
图3表示一种恰好在样本信号F被接收之前的安排。尚未接收样本以粗体字突出表示，位于已经接收的的样本的右边。所示的分割线2，右边是尚待与还未接收到的样本相关的码字的位，左边是已经与接收到的样本相关过的位。存储单元1至E分别含有与行1至E的未完成相关相比的部分结果。图3表示，先要接收到第F号样本，才能完成第1号相关。第F、G、H和I号样本的接收，将允许完成第1、2、3和4号相关，并且将允许与行F、G、H和I的相关至少开始。已经开始的第5至E号相关，在第F、G、H和I号样本被接收后，可向右边继续四个位置-方法是将四个新样本的不同组合与存储单元5至E中含有的部分相关累加。
注意到完成第4号相关所需的四个新样本S(F)、S(G)、S(H)、S(I)的组合是-S(F)＋S(G)－S(H)＋S(I)。这个组合的各符号对应于行4中的其余四位。“1”表示负号，而“0”表示正号。需要使用其它符号模式的其它组合来继续累加行5至E的相关，行4及行5至E总共需要11种组合。
需要有一种方法用于计算S(F)、S(G)、S(H)、S(I)的所有可能组合(总共16种组合)-即使少于16种组合，因为可以用一种有效的方法按Grey码顺序计算所有16种组合。此外，一个由位模式1100所指示的符号组合，正好是由位模式0011所指示的符号组合的反。因此，只需要生成这16种组合中的一半，另一半就是所生成这一半的反。于是，如果这八个组合是按符号组合的Grey码顺序计算的，在第一个值生成后只要对每个新值使用一个加法或减法，就能生成这八个要计算的组合。如下文解释的那样，按照该顺序，在连续的模式之间只出现一个符号改变。
例如，以要求累加四个新值(按四个操作计)的模式0000为开始，对该组合C按Grey码顺序的计算按下列方式进行0000 S(F)＋S(G)＋S(H)＋S(I)＝C(0)0001 S(F)＋S(G)＋S(H)－S(I)＝C(1)＝C(0)－2S(I)0011 S(F)＋S(G)－S(H)－S(I)＝C(3)＝C(1)－2S(H)0010 S(F)＋S(G)－S(H)＋S(I)＝C(2)＝C(3)＋2S(I)0110 S(F)－S(G)－S(H)＋S(I)＝C(6)＝C(2)－2S(G)0111 S(F)－S(G)－S(H)－S(I)＝C(7)＝C(6)－2S(I)0101 S(F)－S(G)＋S(H)－S(I)＝C(5)＝C(7)＋2S(H)
0100 S(F)－S(G)＋S(H)＋S(I)＝C(4)＝C(5)＋2S(I)这个过程完成全部八个组合的计算-它用四个操作生成第一个值，用一个操作(对前一个组合加或减所接收的样本的两倍)按上述Grey码顺序生成后继的组合。将一个样本值乘以2在这里不计为一个操作，因为假设使用的是二进制算术，在二进制算术中，右移一位相当于乘以2。
可以将以上所述的典型实施例推广到生成多于四个值的所有组合。对任意数量的值的计算的Grey码顺序，特征在于连续的二进制代码只有一位不同，正如以上所述的那样。
将以上用总共11个操作生成的组合，按下述方式与存储的代表信号样本4至E的值组合存储的值4减C(5)，完成第4号相关；存储的值5减C(2)；存储的值6加C(6)；存储的值7加C(3)；存储的值8减C(6)；存储的值9加C(4)；存储的值A加C(2)；存储的值B加C(1)；存储的值C加C(7)；存储的值D减C(3)；存储的值E减C(1)；存储的值F减C(0)。以上说明，该过程进行了另外12个操作。
下一步，从存储的值1中减去信号样本S(F)，以便完成对应于行号1的相关。类似地，将信号样本S(F)加到存储的值2，并从存储的值2中减去信号样本S(G)，以完成第2号相关。也将信号样本组合-S(F)＋S(G)－S(H)与存储的值3组合，以完成第3号相关。此时，该过程又进行了1＋2＋3＝6个操作。然而，注意到组合-S(F)＋S(G)－S(H)±S(I)已经被计算，去除成分±S(I)需要一个操作，所以可以减去这个数字。因此，只用两个操作而不是三个操作就能计算第3号相关。
更好的是，通过以生成下列组合作为开始，有可能在任何时刻开始按Grey码顺序计算组合-S(F)＋S(G)；-S(F)＋S(G)－S(H)；和-S(F)＋S(G)－S(H)＋S(I)。
注意到完成第3号相关所需的三个值的组合是在第二个步骤生成的。在第三个步骤之后，按Grey码顺序生成其它组合1010(在以上第三个步骤生成)10111001
10001100110111111110这只进行了7个额外的操作。此时，注意到已经有四个相关被完成，花费的总的操作次数按下列公式计算(在上述例子中，N＝4，M＝15)(1)N＋(2(n－1)－1)次操作，用于生成N个值的全部2N个可能的符号组合；(2)1＋2＋3…(N－1)＝0.5N(N－1)次操作，用于完成相关号1至(N－1)；(3)M－N＋1次操作，用于完成第N号相关和继续M－N个其它相关。此外，相关号G、H和I通过生成3、2和1值(信号样本1、2和3的值)的组合并将它们加到由完成的相关1、2和3腾出的存储位置而被启动，由此循环地重复使用相同的存储位置。这个过程也需要0.5N(N－1)次操作。
累计所有这些操作可以确定，在每接收N个新信号样本后，N个完成的相关是用0.5N(N－1)＋M－N＋1＋0.5N(N－1)＋N＋2(N－1)－1＝M＋2(n－1)＋N(N－1)操作生成的，就是说，每个相关的平均操作次数是(M＋2(n－1)＋N(N－1))/N。
注意到一个大于N/2个值的组合可以通过从已经生成的所有N个值的组合之一减去一个小于N/2个值的组合而生成，所以通过更有效地计算开始和结尾三角填角(triangular fillets)，能稍微缩短这个过程。于是，填角的计算就需要0.5N(N－1)次操作而不是N(N－1)次操作。
以下例子解释通过使用上述的相关方法所获得的节省操作次数的效果。该例说明的是一个被接收信号的所有位移与一个M＝1024位码字之间的相关的计算。以不同的新样本N的值获得的每个(1024点)相关的总操作数，可以表达为N＝4 5 6 7 8 9 10261212181162151151161
注意到N＝8或9的值导致对进行一个1024点相关所需的操作次数的最佳减少(约151次操作)，与现有技术相比，这导致节省七分之一的操作。采用上述方法，有可能制造具有可与现有技术的151位相关器相媲美的速度/电能/成本折衷的1024位相关器，由此以就速度、电能或成本而言同等的成本实现更长的相关计算。这种折衷转换成更高的通信设备性能。
此外，在必须将所接收数据样本的许多位移与多于一个的码字相关时，能实现额外的节省。如上所述，N个数据样本的所有组合的计算，按Grey码顺序进行组合时需要2(N－1)＋N－1次操作。然后将这些组合中的M－N＋1个添加到用于与第一个码字相关的第一个存储位置集合和用于与第二个码字相关的第二个存储位置集合。如上所述，计算为启动和完成N个与每个码字的相关而必须添加的值的三角填角，每个码字最多需要N(N－1)次操作，这导致总共需要L(M－N＋1)＋2(N－1)＋N－1)＋LN(N－1)＝LM＋L(N－1)2＋2(N－1)＋(N－1)次操作才能完成N次与L个码字的相关。因此，可以将平均每个相关的总操作次数表达为LM＋L(N－1)2＋2(N－1)＋(N－1)/LN。
例如，要把相关一个滑动的1024信号样本段与六个不同的1024位代码相关，需要下述努力N＝ 9 10 11 12126120 118 125这表明N＝11是最高效的选择。
上述方法能成功地用于任何任意的码字。为与特定码字相关，可以按上述原理设计更有效的相关器。例如，考虑到当N被选择得大于log2(M)时，计算出来的N个信号样本值的组合多于所需要的。然而，它们是以有效的Grey码顺序计算的，每个信号样本值只需一次操作。尽管只计算所需的组合是有益的，通过省略某些组合的计算，仅以每个组合一个额外操作的方式，要达到所有所需的组合，就不再是肯定的。实际上，省略某些组合的计算，产生不连接的和分离的组合分组。因此，在每个情况中都有必要检查所需组合集合的每个成员的排列，以便确定需要多少操作才能从另一个成员达到它。操作的数量等于描述将被用来组合信号样本的符号(正或负)的相应位模式之间的汉明距离。对于给定的距离结构-距离结构是从待计算的集合中的每一个N位子码到每一个其它N位子码的所有汉明距离的集合，可以通过用维特比算法测试所有可能路径而确定以最小努力计算所有子码的最佳顺序。结果可能是对于特定的代码，计算N个信号样本的所需组合的操作的数目小于值2(N－1)＋N－1，这原来是对任意代码的一般情形假设的。于是按照上述原理，就能为这些特定的代码制造更有效的相关器。
或者，可以专门构造一种代码，以便能使用有效的相关器。例如，这种代码可以是任何具有这样性质的M位代码-M位的所有重叠的位移构成一个(在汉明距离意义上)相邻的N位代码的邻接集合，使得在第一个组合之后每个额外的组合只用一个操作就能计算出信号组合。此外，邻接集合中的一半的代码应当是另一半的反码，使得无需计算反码组合，因为反码是其它代码的反。
图4是一个典型相关器18的示意框图。典型相关器18包含一个定时控制器20，它通过生成信号样本时钟而控制新信号样本的输入。由定时控制器20控制的操作的序列，每隔N个样本时钟周期重复。每隔N个样本时钟周期，定时控制器20控制输入N个新信号样本值(在本例中N＝4)和用加法器/加法器(修改器)(24)将它们与存储器21中的N个位置相加或相减。每个这种加法或减法包含一个存储器读、修改和重写周期，使得该存储位置中存储的值代表以前相加或相减的各值的累计。N个输入样本的其中之一是相加还是相减，取决于该信号正与之相关的N码字的前N位或后N位之一。预定符号模式由映射逻辑电路23生成，后者被设置成能在定时控制器20的控制下按照码字在不同时间向修改器24生成正确的加/减命令。存储器21被用作循环缓冲器，保存M个部分完成的相关。
下一个要完成的相关位于存储位置“k”，其中“k”的地址被保存在地址位移寄存器22中。在地址“k”的部分相关将通过添加在N单元锁存器26中保存的N个以前输入的样本的N个样本组合而完成。选择器25包含作用是-以以前在存储位置“k-N”中存储的N个样本组合开始，以Grey码顺序计算和存储在N单元锁存器26中保存的N个以前输入的样本的2(N－1)个(即8个-如果N＝4)样本组合-的逻辑。选择器25在来自映射逻辑23的N－1个选择线的控制下，输出这些组合中的一个完成相关“k”所必需的选定的一个组合。同时，映射逻辑23根据该组合是要相加还是相减(即在相加之前要符号转换还是不转换)，向修改器24输出一个加/减命令。
下一步，控制器20通过使输出门28能连接刚刚完成的相关“k”值到输出而输出刚刚完成的相关“k”，并取代一个要写到存储位置“k”的零值，由此将存储位置“k”清除为零。定时控制器20然后控制选择器25选择来自输入位移寄存器27的要传送到加法器/减法器24的最新输入样本，与此同时控制映射逻辑电路23顺序地选择要通过加或减新输入样本而修改的存储位置k、k＋1、k＋2、…k＋1－N。映射逻辑电路23也按照取决于码字位的预存储的符号模式，控制每个存储位置的加或减。
例如，如果码字的前四位是1101，后四位是1010，则映射逻辑23导致向寄存器27的四个新样本输入的第一个样本的减(对应于在第一个位位置中的有“1”(＝“－”)的码字)，一个对位置k＋1的加(对应于是“0”(＝“＋”)的最后码字位)，从位置k＋2的减(对应于是“1”的倒数第二个码字位)和一个对位置k＋3的加(对应于是“0”的倒数第三个码字位)。当下四个样本的第二个样本输入到寄存器27时，映射逻辑23将为存储位置“k”生成一个”－”号(对应于是“1”的第二码字位)，为位置“k＋1”生成一个”－”号(对应于是“1”的第一码字位)，为位置k＋2生成一个”＋”，号(对应于是“0”的最后码字位)，为位置k＋3生成一个”－”号(对应于是“1”的倒数第二个码字位)，等等。以下示意图可帮助理解上述模式k1101k＋1 0110k＋2 1011k＋3 0101以上带下划线的各位是确定启动新相关的样本的符号的码字的前几位，这些新相关将在通过用无下划线的各位作为符号(要被相关的码字的后几位)完成的相关腾出的相同存储位置中生成。在用最后的无下划线位完成一个相关与用第一个带下划线位在相同位置开始一个新相关之间，相关存储位置被清零-如上所述，这是通过定时控制器20在适当的时间开启输出门28而进行的。
在处理N个新样本以完成N个相关和启动N个新相关的同时，定时控制器控制在选择器中存储的以前的N个样本组合对存储器21的其它M-N个位置的加或减。这种计算的时间可以多多少少均匀地分布在N个新样本周期中-每个样本周期更新(M－N)/N＝M/N－1个位置。定时控制器20向映射逻辑23提供对在地址寄存器22中存储的基址“k”的增量“i”-由i＝N开始按1递增到i＝M－1，直到M-N个位置被更新。映射逻辑23模M加增量“i”到基址“k”，以获得要更新的存储器地址位置。
由定时控制器20提供的增量“i”也被映射逻辑23用于确定要由选择器25选择的N样本组合以及该组合是否将被转换(通过向修改器24提供一个“＋”或”－”号)。将被与特定存储位置的内容组合的组合的变址(“i”的值)与各码字位有关，回顾图3就更容易明白这一点-图3中用值N＝4作为例子。四位部分组成的带括号的列指示要添加该组合，以更新每行的部分相关。如果对应于这些位模式的补码的某组合被存储在选择器25中，则该互补组合在负号被提供给修改器的同时被选择；否则，就以“＋”号使用正确的组合(如果可用的话)。
增量“i”向输入到选择器25的N－1个选择控制线的映射以及为修改器24选择＋/－，例如可通过在一个存储区存储M-N个N位控制信号而完成。当相关码字被选择或更改时，适当的值将被装入这个存储区。也可将该存储区扩展到含有控制开始和结尾三角填角的生成所需的N×N个符号位，导致共有M×N个存储位。
或者，对于固定的相关代码，可以用这个信息对一个只读存储器(ROM)编程，在有些情况中，将增量“i”的各位以硬线逻辑转换成修改器24和选择器25的N个控制和选择信号可能更有效。所有这些可能以及上述的其它可能在此都予以考虑。
图5现在表示一个示例性的对应于N＝4的步骤的定时序列。在序列的步骤1a，将位于地址“k”的先前完成的相关从该存储位置输出，并将该位置清零。在步骤1b，将四个新样本的第一个样本输入，并加到如含有地址“k”的地址位移寄存器22所确定的存储器地址k、k＋1、k＋2和k＋3或从存储器地址k、k＋1、k＋2和k＋3中减去。是加还是减，由映射逻辑23的内容确定。
在步骤2a，将完成的相关从存储位置k＋1输出，并将存储位置k＋1清零。在步骤2b，将第二个信号样本加到存储器地址k、k＋1、k＋2和k＋3或从存储器地址k、k＋1、k＋2和k＋3中减去。
在步骤3a，将完成的相关从存储位置k＋2输出，并将存储位置k＋2清零。在步骤3b，将第三个信号样本加到存储器地址k、k＋1、k＋2和k＋3或从存储器地址k、k＋1、k＋2和k＋3中减去。
在步骤4a，将完成的相关从存储位置k＋3输出，并将存储位置k＋3清零。在步骤4b，将第四个信号样本加到存储器地址k、k＋1、k＋2和k＋3或从存储器地址k、k＋1、k＋2和k＋3中减去。在步骤4c，从存储器地址“k”开始，按Grey码顺序计算其它2(N－1)－1个(即7个-本例中N＝4)四个样本组合。在步骤4d，将在步骤4c中计算的组合中的一个选定的组合加到其余存储位置k＋4、k＋6…k＋M－1的每个位置的内容。对于每个这种存储位置，被选择要加到该位置的组合是为码字的特定选择而预先确定的。在步骤4e，将地址k增加4(模M)，从步骤1a开始重复该序列。
在步骤4b完成后，存储位置“k”含有带对应于码字的前四位的符号的四个信号值的一个组合。该组合被用作在步骤4c中对总共八个组合中的其它七个组合的计算的起始点，这八个组合连同它们各自的反，包含四个信号样本的16个可能的符号组合。这些组合中的一个组合将被需要用来通过将它加到存储位置k＋4的内容而完成相关k＋4。一般来说，计算该值的顺序取决于信号正在与其相关的代码，该值可能是最后被计算的的值。因此，要求步骤4a至4e在一个样本时钟周期内完成，以保证按时获得完成相关k＋4(即k的递增值)所需的组合。如此完成的相关在下一个周期的步骤1a被输出。注意步骤4e和4d可以掉换次序(即可以在步骤4d将k递增4)，但是对步骤4e来说，地址k＋4、k＋5…k＋M－1就必须明确地以新的k值表达为k、k＋1、k＋2…k＋M－5。
在步骤4c计算的四个样本组合向其它M－5个存储位置k＋5、k＋6、…、M－1、0、1、…、k－1的累加，必须在步骤1至4的下一个执行周期进行。因此，在下一个周期的步骤4d和步骤4c的执行期间，总共要把所计算的组合的选定的组合加到包括存储位置k＋4在内的M－4个存储位置的内容。步骤4c本身就要求在不到一个样本时钟周期中完成七个操作，但这些操作能与步骤4b的四个操作并行执行。其它M－4个操作必须在四个样本周期的其余时间完成，加上其它三个操作，总共M－4＋7个操作必须在四个样本时钟周期内完成。这可以通过提供每个样本时钟周期至少(M＋3)/4个操作的计算速度而实现。
例如，如果M＝64，则除了步骤1至4d并行执行外，将需要每个样本时钟周期至少17个操作的计算速度。每个步骤1－4d每个样本时钟周期消耗另外四个算术操作，所以如果定时控制器20有至少是样本时钟频率的21倍的高速时钟可供使用-允许每个样本时钟周期对存储器21的21个读-修改-重写周期，则能包容所有的操作。显然，这不到现有技术的滑动相关器的长度的三分之一。
允许七个新的四样本组合的计算在前七个值正在被使用的同时进行，能降低所需要的高速样本时钟频率。如果提供交替的两组存储位置，这就可能发生。计算七个新组合所需的七个操作于是就能与先前的组合与M－4个存储位置的相加并行地进行，并且对于M＝64相关器来说，存储器21所需的读-修改-重写周期的速度被降到每个样本时钟周期4＋(M－4)/4即19个周期。当然，有可能在为提高速度而提供更多并行处理或降低每个处理单元的计算速度之间作出平衡。例如，可以将存储器21划分成两个存储区，提供两个加法器/减法器，以便能在每个高速时钟周期并行地执行两个读-修改-重写周期。
并行性的极限是将存储区21划分成N个单元的M/N个存储区，每个存储区连接到M/N个加法器/减法器中相应的一个。每个新样本时钟周期要更新的四个连续存储位置能同其它(M-N)/N个存储位置一样，存储在不同的存储区，使得所有需要的存储区读-修改-重写周期都能并行地进行。为了与这种速度匹配，可以用2(N－1)－1个级联的加法器链路按Grey码顺序计算选择器25所需的N个样本的2(N－1)个组合，由此，加法器两次加或减去往/来自前置加法器的输出的样本值，以获得仅与该逻辑的行波延迟并行的所有组合。这种安排的硬件复杂度只有现有技术的需要M－1个并行加法器的完全并行相关器的1/N。
这样，与现有技术的方法相比，所述技术可用于构造或者更长相关长度的、更低硬件复杂度的、更高速度的、更低能耗的或这些优点的任何组合的相关器。改进的相关器可被用来相关被接收信号样本集合的所有位移，其中该集合不必是相邻的信号集合，但是例如能按脉冲串方式(例如时分多路访问(TDMA)系统中的那样的，或者按频率跳跃系统中的“跳跃”方式)被接收。例如每当对被接收信号的定时不确定时，就需要这个方法。在码分多路访问(CDMA)系统中当要构造“RAKE”接收机，以通过去扩展带有用于构造不同的“RAKE taps”不同的被延迟的信号样本集合，组合沿不同延迟路径接收的信号时，也存在这样的需要。该相关器可被有效地用来同时地去扩展大量的RAKE taps。
此外，该方法能被用来计算M个连续信号样本的连续位移与一个M个被存储样本值的一个信号模式之间的相关-样本值不限于是二进制值，但是可包括例如三元值+1、-1和0。N个信号值的所有3**N个可能组合都可按Grey码顺序有效地计算，其中，一次只有一位通过其允许的值的集合被改变，由此能按上述的发明原理设计出更快的相关算法。
当必须作出与例如在处理从多个(例如4个或更多的)全球定位系统(GPS)卫星接收的CDMA信号的导航接收机中的许多不同的CDMA代码的一些位移相关时，该方法也有用。
图4中所示的相关器的复杂性比常规相关器的复杂性小，但速度更快。有各种提供类似优点的替代性方案。图6a-6c中显示了这种方案的一个例子。
在图6a中，一个长度64的匹配过滤器先被32个长度2的匹配过滤器1、2、…32替代。第一个匹配过滤器在延迟单元D1中延迟输入样本，并将延迟的输出加到由C1C2相乘的下一个样本，其中运算与当系数值是一位布尔表示法的二进制值+1或-1(或代数表示法的+1或-1)的运算“异或”相同。乘以+1或-1的乘法操作于是相当于输入值的符号改变(对于-1来说)或不改变(对于+1来说)。用输入信号样本a(i)至a(I＋63)，图6a中的第一个和的输出于是为a(i)＋(C1C2)·a(i＋1)这被再次乘以C1(改变符号)，得出C1·a(i)＋C12·C2·a(i＋1)由于C12＝1，上式等于C1·a(i)＋C2·a(i＋1)，等于一个二样本匹配过滤器输出。
该值然后在图6a的第一个二样本延迟单元中被延迟，这样，在两个样本周期之后，它被加到第二个二样本匹配过滤器的输出C3a(i＋2)＋C4·a(i＋3)，由此得到C1·a(i)＋C2·a(i＋1)＋C3·a(i＋2)＋C4·a(i＋3)
这个结果将被认为是一个四样本匹配过滤器的输出。该输出可以被延迟并进而加到第二个二样本匹配过滤器的输出，如此等等，直到获得相当于一个64单元的匹配过滤器的输出。或者，可以将二样本匹配过滤器的输出，在它们的其中之一被延迟四个样本周期后进行组合，以获得一个8样本匹配过滤器值，如此等等，构造一个连续地加倍匹配过滤器长度的二进制树。不过，无论进行这些变化中的何种变化，加法和乘法(符号改变)的总数还是与图2的常规设备中的大致相同。
图6a的32个二样本匹配过滤器每个计算最近两个输入样本(或它们的反)的和或差。所以，只有两个不同的值-和和差-需要生成，而不是32个值。
图6b表示通过在延迟D中延迟一个样本并将与蝶形电路中的一个后继样本组合对两个连续样本的和和差的预先计算。术语“蝶形电路”是从也需要计算许多同时的和和差的快速傅立叶变换结构转借的。两个多位二进制值的同时和和差能用小于单一的加法电路或减法电路的复杂度的两倍并且只是多于单一的加法电路40％的数量级的逻辑结构计算。所以，用蝶形电路来生成成对的样本组合，与同等数量的分立加法器和减法器相比，复杂性和能耗节省大约40％。
在图6b中，和值a(i)＋a(i＋1)和差值a(i)－a(i＋1)被馈送到许多两路开关或选择器。第一个选择器选择依据C1与C2之间的异或选择和或差。在图6b的设备中，如果C1＝C2，则a(i)和a(i＋1)被乘以相同的符号，由此生成它们的和或负和。因此，如果C1＝C2(即C1.XOR.C2＝0)，第一个选择器选择和。相反，如果C1.XOR.C2＝1，则选择差。所选择的和或差然后通过进一步与C1相乘而被改变符号，以获得来自第一分级(二样本匹配过滤器)的预定值C1·a(i)＋C2·a(i＋1)。
如图6a中的那样，该来自第一分级的值被延迟单元2D中被延迟两个样本周期，然后加到第二分级输出X2C3·a(i＋2)＋C4·a(i＋3)。
这样，64分级的匹配过滤器输出值的生成是如前面一样地进行的。然而在这个实施例中，由于用蝶形电路对两个连续输入样本的预组合，加法和减法(或符号改变)的数目已经从63－64减少到31。这减少乘-加操作中一半的能耗。
然而，延迟单元消耗大量的电能。在图6a、6b和6c中，延迟单元的数目乘它们的操作频率是大致相同的。要减少一半能耗，就应当减少延迟单元的数目或时钟频率。
图6c表示如何将图6b的31个二单元延迟(其全部62个单元都是以相同的样本速率Fc定时的)划分成两组31个单个单元延迟，每组以Fc/2定时。这样，将能耗从62.Fc个单位减少到2×31.Fc/2个单位，即31.Fc个单位，导致延迟单元中能耗的减半。所以，图6c的本发明匹配过滤器大致消耗图2的现有技术的匹配过滤器的电能的一半。
在第一个实施例中，输入样本被一个样本用一个延迟单元D(如数字存储单元、寄存器或锁存器)延迟，由此提供同时提供对新样本和前一个样本的访问。蝶形电路生成当前值与前一个值的和和差。两个连续输入样本的这两个预组合然后被发送到N/2个选择器电路。选择器电路根据给定N位字的连续二进制位的每对相同还是不同而选择和或差。然后根据每个位对的第一对改变被选择的值的符号，使得根据相关的二进制位对有值00、01、10还是11，符号改变的值分别等于和、差、负和或负差。然后将符号改变的被选择值发送到N/2个加法器电路，将加法器电路的输出发送到N/2个二样本周期延迟单元的相应一个单元。每个加法器的第二输入是从前一个延迟单元导出的，由此生成一个链路。如果不打算有级联，则可以省略位于链路的开始的加法器；最后的加法器之后的延迟单元也可以省略。如果不使用级联，第一个二样本匹配过滤器的输出直接去往第一个延迟单元，最后的加法器的输出是最终输出即相关值。所以在每个样本时钟周期执行的加法的数量已经从常规匹配过滤器所要求的N个加法减少到一个蝶形操作(相当于两个加法)加N/2－1个加法。
回到图6c，图中显示的是对第一实施例的进一步改进，它将N/2－1个二样本延迟单元的每个替换为两个有N/2－1个一样本延迟单元的链路。选择第一个链路用在偶数样本周期上，选择第二个链路用在奇数样本周期上。这就把需要在每个样本周期定时的延迟单元的数量从现有技术的N－1个减少到N/2－1个。加法数量减半和每个样本周期定时的延迟单元数量减半的综合，有效地把匹配过滤器的能耗减半。
图7表示按照另一个实施例的匹配过滤器装置，其中用蝶形电路来生成两个连续输入样本的所有4种组合-和、差、负和、负差。32个4路选择器根据各对二进制系数-如(C1，C2)、(C3，C4)等，选择这四种组合的其中之一。所选择的组合在第一组偶数样本周期的31个延迟单元D1e至D31e中或在第二组奇数样本周期的31个延迟单元D1o至D31o中被延迟，每个延迟值加到上一延迟和。选择器开关S1、S2、…S32从偶数样本周期的偶数延迟组的延迟单元或者从奇数样本周期的奇数组延迟单元选择上一延迟和。生成所有4种组合因此以用4路选择器开关代替2路选择器开关为代价而消除32个符号改变。这个选择可以在用特定集成电路技术的参数进行详细的权衡之后作出，以确定最佳实现。这个权衡更详细地由图8表示，该图表示一种生成四个预组合和使用4路选择器开关的选择方案，该方案用2路选择器开关只生成两个预组合，但需要一个根据C1的值的后选择符号改变器。
图9表示通过生成四个信号样本的预组合的对本发明的进一步扩展。用三个延迟电路D把连续的样本值a、b、c和d输入到预组合器。可能的预组合符号模式的数目现在是2的4次方即16。由于避免生成只有符号不同的预组合是有益的，预组合器只生成样本值“a”有“＋”号的八个组合。16个选择器开关只需要8路开关而不是16路开关，因此节省硬件。这8路开关按照三个二进制位的分组的选择八个预组合之一，诸如B1＝C1.XOR.C2B2＝C1.XOR.C3B3＝C1.XOR.C4通过异或C1，要被施加到样本值“a”的符号被忽略。这个总符号是使用C1的乘法器(符号改变器)中的应用后选择。
第一个符号改变器的输出等于一个现在在四组15个延迟单元的其中一组单元中延迟四个样本周期的四样本匹配过滤器值。每个延迟单元由时钟频率Fc/4驱动，每个延迟单元组在时钟Fc的每四个时钟脉冲上使用。时钟Fc于是除以4，生成四个四分之一频率的交叉定时段时钟，以分别同步这四个延迟单元组。可以看到，在图9中，只用四个延迟和加法器级就构成一个64样本匹配过滤器，延迟单元中的能耗从图2中的63.Fc降低到4×15.Fc/4，即15.Fc。所以能耗被大致降低到图2中所示设备的能耗的四分之一。
以上原理可以推广到计算输入样本的更多预组合，而不只是两个连续值的和与差-正如在父应用中所解释的那样。例如在图9中，可以通过一个三个延迟单元的链路传送输入样本，以提供对四个连续样本(即当前样本加上最后的三个)的并行使用。预组合器用所有可能的四位符号模式计算四个输入样本的全部16个可能的加法性组合。按照典型实施例，只需要计算执行组合中的八个，因为其它八个只是这八个的反。这八个组合也是按Grey码顺序的结构计算的，只计算所生成的每个连续预组合之间的一个符号改变，由此把加法的数量从8×3＝24降低到3＋7＝10。可以用其它技术来降低生成预组合的复杂性，如采用蝶形电路能同时生成一个和和一个差，而复杂程度低于两个加法。
选择器电路S1-S16然后各按给定N位字的四个二进制位的极性选择16个预组合之一。这可包含选择8个预组合之一，然后取其反，正如图9中所示的那样。然后将所选择的预组合通过加法器电路传送到四样本延迟单元。选择器电路的数量现在被减少到N/4，加法器电路的数量减少到N/4－1，而所使用的4样本延迟单元的数量是N/4－1。这N/4－1个4样本延迟单元可以由4个N/4－1个一样本延迟单元的链路代替-每个链路以一个1/4样本速率时钟的四个段的不同一个同步，这也在图9中有表示。所以，在每个样本时钟周期同步的延迟级的数量和进行的加法的数量都被减少到大约N/4，结果是节省四分之三的能耗。
如果把以上原理推广到用多于四个连续输入样本生成多于16个预组合，则只能把相关器的能耗降低到某个点，之后，生成并向选择器电路分配更多数量的预组合会导致能耗的再次上升。这是因为传输预组合的字线的数量是按指数级上升的-即按2的-所组合的输入样本的数量-次方上升的，而位移和加法的数量只是有比例地降低的。所以，需要一种对相关长度N的任何给定值最小化能耗的设计。
在图10中所示的另一个实施例中，不在输入每个新样本而只在输入每组(例如4个新样本)时，生成预组合，这样能进一步降低能耗。这样，预组合的生成速率减少-与预组合的字线的切换速率一样。在这个实施例中，在框φ1中增加N/4个四样本预组合，以生成第一N样本相关值。然后在框φ2中将N/4－1个四样本预组合加到较早的输入值的三样本组合，以生成第二N样本相关值。在框φ3中将另N/4－1个四样本预组合与较早的输入值的二样本组合和当前样本与上一样本的组合组合，以生成第三相关。最后，在框φ4中另外N/4－1个四样本预组合与较早的输入样本值和三个最近输入样本值的组合组合，以生成第四相关。这样，通过每个相关值大约N/4个加-位移操作，每四个样本时钟周期生成四个相关，预组合的生成的速率降低到每四个样本时钟周期一次。
能耗的降低会受呈指数级增长的待生成预组合的数量的影响，以及受选择器开关的增加的复杂程度的影响。所以，待生成的预组合有一个使能耗最低的最佳数量。
图9的匹配过滤器和图4的滑动相关器的一个差别是在时钟Fc的每个周期生成八个预组合，而在图4中只在每一个第四样本时钟计算四个样本的预组合。一个原因是，在图4中，四个相关的完整分组，是通过分别在四个相关的每个分组的第二、第三和第四相关的开始和结尾加一个奇数样本的三角填角、两个样本之和和三个样本之和而计算的。
图10表示任何能按照替代性实施例实现图4的滑动相关器。以速率Fc到达的输入样本由四路转换开关10分配到记为a、b、c、d的四个存储单元。这实际上构成一个串行至4样本并行转换器，使得在每一个第四样本时钟输入样本被四个一组地锁存到预组合器P1的输入端。来自输入锁存器的四个样本以降低的速率Fc/4在预组合器P1中被组合，8个输出线的值相应地只以速率Fc/4变化。这降低预组合器P1中的能耗。标记为S1的第一选择器开关按以前那样根据C1×C2、C1×C3和C1×C4选择预组合之一，然后按照总体符号C1对该选择作符号改变，获得aC1＋bC2＋cC3＋dC4，这是时钟段1的四样本匹配过滤器值。
对于时钟段2，预组合器P2生成bC1＋cC2＋dC3。
对于时钟段3，预组合器P1生成cC1＋dC2。
对于时钟段4，预组合器P1生成dC1。
将为每个时钟段生成的值在四个延迟单元组的相应之一中延迟-这四个延迟单元组的各个第一单元被记为D11、D12、D13和D14。
将第一延迟组单元D11、D12、D13和D14的延迟输出加到由选择器S2选择的另一个预组合。不过与图9不同的是，S2为第一时钟段选择不同的样本集合eC5＋fC6＋gC7＋hC8，其中e、f、g、h是a、b、c、d后的四个输入样本。相加后，获得下列8样本匹配过滤器值aC1＋bC2＋cC3＋dC4＋eC5＋fC6＋gC7＋hC8。
对于第二时钟段，选择器S2必须选择eC6＋fC7＋gC8＋hC9以便与来自P2的bC1＋cC2＋dC3相加，以获得样本匹配过滤器值bC1＋cC2＋dC3＋eC6＋fC7＋gC8＋hC9如此等等。用来控制选择器S2的位组合被记为Zi，其中i＝2至16。代码调度器100预先计算并存储三个选择器开关控制位的分组。
另外在图10中，S16的功能是选择在第一时钟段上完成一个64样本相关所需的最终四样本组合。对于第二时钟段选择不同的组合，它对应于第二相关的倒数第二的四样本值，最终值aC64则由第三预组合器P3提供。同样地，P3提供预组合aC63＋bC64，以完成第三Fc/4时钟段的相关，提供aC62＋bC63＋cC64，以完成第四相关。所以，在一个Fc/4时钟周期中完成四个相关。平均每个相关只要16个延迟操作和16个加法操作，就实现这一点。附加的操作只是样本速率时钟Fc的每个第四时钟周期由P1、P2和P3执行的预组合操作。所生成的预组合的总数因此是每四个时钟Fc周期8(P1)＋3(P2)＋3(P3)＝14个，即除16个延迟和加法操作外每个被计算的相关3.5个组合。因此，与图9的方案相比，生成预组合的能耗降低。
该原理当然可以推广到进一步通过以Grey码顺序生成预组合而降低生成预组合的能耗，可以应用于一次预组合多于四个的输入样本。此外，用双套的选择-延迟-加法单元而无需重复预组合电路P1，一次可以进行与多于一个的64位二进制码的相关。用图9的没有三角开始和结尾填角的方案或者用图10的实行开始和结尾填角的方案进行预组合的样本的最佳数量，当同时与一个以上代码相关时更大，因为在总电耗预算中共同的预组合工作变得较不重要。
本发明也能应用于将具有实部分和想像部分的复杂样本流与具有实符号和想像符号的复杂代码相关。这种相关器可按Bottomley等人的08/748，755号美国专利申请构造，该申请与本申请的受让人相同，在此引用作为参考。
也可以意识到，与无需在给定应用中生成的样本位移的相关，可以省略，方法是根据要省略的相关禁止向电路和延迟单元的不同部分发送时钟脉冲。所以，当不需要计算所有的滑动相关时，可以进一步降低能耗。
本领域的一般熟练人员显然知道，本发明可以以其它特定形式体现而不偏离其基本特征。因此上述实施例在各方面均应视为是示例性的而不是限制性的。
权利要求
1.一种用于生成以样本速率时钟确定的速率出现的信号样本流与给定的具有多个二进制位的二进制码之间的相关的匹配过滤器，包含-用于生成输入样本的分组的预组合的预组合装置；-多个各由一组二进制位控制而根据它们选择预组合之一的选择装置；-用于将所选择预组合与延迟和组合以获得无延迟和的加法装置；和-用于延迟无延迟和以生成延迟和的延迟装置。
2.权利要求1的匹配过滤器，其中，延迟装置被划分成多个延迟单元组，每组是以用样本速率时钟的频率除以组数得出的多段时钟的相应段同步的。
3.权利要求2的匹配过滤器，其中，组数等于输入样本的分组中的样本数。
4.权利要求1的匹配过滤器，其中，所生成的所述预组合的数目等于2的-输入样本的分组中的样本数-次方。
5.权利要求1的匹配过滤器，其中，所生成的所述预组合的数目等于2的-输入样本的分组中的样本数除以2-次方。
6.一种用于生成以样本速率时钟确定的速率出现的信号样本流与给定的具有多个二进制位的二进制码之间的相关的方法，包含下列步骤-为生成输入样本的预组合而预组合输入样本的分组；-选择多个预组合，该选择由一组二进制位控制；-将所选择预组合与延迟部分的和相加以获得无延迟的部分和；知-延迟无延迟部分的和以生成延迟部分的和。
7.权利要求6的方法，其中，延迟步骤由多个延迟单元组执行，每组是以用样本速率时钟的频率除以组数得出的多段时钟的相应段同步的。
8.权利要求7的方法，其中，延迟单元组数等于输入样本的分组中的样本数。
9.权利要求6的方法，其中，所生成的所述预组合的数目等于2的-输入样本的分组中的样本数-次方。
10.权利要求6的方法，其中，所生成的所述预组合的数目等于2的-输入样本的分组中的样本数除以2-次方。
11.一种用于生成数字样本序列的连续位移与至少一个给定的含有多个二进制位的二进制码之间的相关的方法，包含下列步骤-生成数字样本的连续样本的多个预组合，所生成的预组合的数量小于数字样本序列中的样本数；-对所选择预组合施加不同的变符模式；和-把所选择预组合延迟并相加，以生成相关。
12.权利要求11的方法，其中，预组合是以相应的不同符号模式的Grey码顺序生成的。
13.权利要求11的方法，其中，变符模式中的至少一个变符是以多个二进制位的至少一位为根据的。
14.权利要求11的方法，其中，延迟和相加的步骤包含-将所选择预组合在多个延迟单元组中延迟，每组是以用样本速率时钟的频率除以组数得出的多段时钟的相应段同步的。
15.一种用于生成数字样本序列的连续位移与至少一个给定的含有多个二进制位的二进制码之间的相关的设备，包含-用于生成数字样本的连续样本的一些预组合第一电路，所生成的预组合的数量小于数字样本序列中的样本数；-用于对所选择预组合施加不同的变符模式的第二电路；和-用于把所选择预组合延迟和相加以生成相关的延迟装置和加法装置。
16.权利要求15的设备，其中，预组合是以相应的不同变符模式的Grey码顺序生成的。
17.权利要求15的设备，其中，变符模式中的至少一个变符是以多个二进制位的至少一位为根据的。
18.权利要求15的方法，其中，延迟装置包含-至少一个用于延迟所选择预组合的延迟单元组，每组是以用样本速率时钟的频率除以延迟单元组数得出的多段时钟的相应段同步的。
全文摘要
一种用于接收码分多路访问(CDMA)信号的无线电话接收机的匹过滤器。匹配过滤器生成输入值的预组合,以－与常规的匹配过滤器相比－显著地减少生成相关值所需的乘法和加法操作的数量。所需操作的这个减少的数量,连同去扩展CDMA信号所需的延迟单元的减少的数量,显著地降低匹配过滤器的总体能耗。因此在像例如移动电话这样的装置中使用这样的匹配过滤器会延长电池寿命。
文档编号H04B1/707GK1328671SQ99813619
公开日2001年12月26日 申请日期1999年10月21日 优先权日1998年11月23日
发明者P·登特, K·乌拉贝 申请人:艾利森公司