一种视频码流输出的控制及处理方法、芯片、系统的制作方法
【专利摘要】本发明实施例公开了一种视频码流输出的控制及处理方法、芯片、系统，涉及图像处理领域，用以提供一种对视频码流进行分割及输出的控制方案，解决了由于行缓存不足而造成的图像显示失败的问题。在本发明实施例中，由SOC中的Line?Buffer按照预设字段长度扫描图像帧码流中的每个行数据链；根据由Line?Buffer扫描到的图像数据，生成第一子码流；同时，将各个行数据链中未被Line?Buffer扫描到的图像数据，打包封装为第二子码流；并将第一子码流输出至逻辑板TCON，将第二子码流缓存到动态随机存储器DDR中，并在第一子码流输出完成时刻，控制TCON从DDR中读取第二子码流；从而解决了上述问题。
【专利说明】
一种视频码流输出的控制及处理方法、芯片、系统
技术领域
[0001]本发明涉及图像处理领域，尤其涉及一种视频码流输出的控制及处理方法、芯片、系统。
【背景技术】
[0002]随着图像处理及显示技术的飞速发展，采用4K(4KResolut1n)显示技术的图像处理设备越来越受到用户的欢迎。一般来说，4K图像(实际上是4K*2K的图像)的有效分辨率可达到4096 X 2160。进一步随着4Κ显示技术的普及，具有更高的清晰度和解像度的8Κ(8ΚResolut1n)显示技术也开始受到用户的关注。但是，由于8Κ图像(实际上是8Κ*4Κ的图像)的有效分辨率可达到7680 X 4320，因此，8Κ显示技术对图像处理设备的硬件的传输和缓存能力有着更严格和复杂的要求。
[0003]由于现有技术中的图像处理及显示设备的硬件因素的限制，如行缓存(Line-Buffer)能力、I/O总线传输能力等，目前的图像处理及显示设备最高只能处理分辨率为4Κ*2Κ的图像数据流。当图像数据流的分辨率进一步提升到8Κ*4Κ时，容易出现由行缓存溢出而造成的图像数据处理及显示失败的现象。
【发明内容】
[0004]本发明实施例提供一种视频码流输出的控制及处理方法、芯片、系统，用以提供一种对视频码流进行分割及输出的控制方案，解决了由于行缓存不足而造成的图像显示失败的问题。
[0005]本发明提供了一种芯片级系统SOC芯片，该芯片包括:
[0006]缓存单元，用于接收并缓存待处理图像帧码流；
[0007]行缓存Line-Buffer，用于按照预设字段长度扫描所述图像帧码流中的每个行数据链；
[0008]控制单元，用于根据由所述Line-Buffer扫描到的图像数据，生成第一子码流；同时，将各个行数据链中未被所述Line-Buf fer扫描到的图像数据，打包封装为第二子码流；并将所述第一子码所述流输出至逻辑板TC0N，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON从所述DDR中读取第二子码流。
[0009 ]本发明还提供了一种逻辑板TCON芯片，该芯片包括:
[0010]重组单元，用于在接收到SOC芯片输出的用于表征待显示图像帧的左侧部分图像数据的第一子码流之后，根据所述SOC的控制，从DDR中读取用于表征待显示图像帧的右侧部分图像数据的第二子码流;根据所述第一子码流和第二子码流分别包含的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组；
[0011]时序控制电路，用于根据重组后的待显示图像帧码流，生成显示驱动信号。
[0012]本发明再提供了一种视频码流处理系统，该系统包括:
[0013]芯片级系统SOC芯片、逻辑板TCON芯片以及动态随机存储器DDR。
[0014]相应的，本发明提供了一种视频码流输出的控制方法，该方法包括:
[0015]芯片级系统SOC芯片接收并缓存待处理图像帧码流；
[0016]由所述SOC芯片中的Line-Buffer按照预设字段长度扫描所述图像帧码流中的每个行数据链；
[0017]由所述SOC芯片根据由所述Line-Buffer扫描到的图像数据，生成第一子码流；同时，将各个行数据链中未被所述Line-Buf fer扫描到的图像数据，打包封装为第二子码流；并将所述第一子码流输出至逻辑板TCON芯片，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON芯片从所述DDR中读取第二子码流。
[0018]相应的，本发明还提供了一种视频码流的处理方法，该方法包括:
[0019]逻辑板TCON芯片在接收到芯片级系统SOC芯片输出的用于表征待显示图像帧的左侧部分图像数据的第一子码流之后，根据所述SOC芯片的控制，从动态随机存储器DDR中读取用于表征待显示图像帧的右侧部分图像数据的第二子码流;根据所述第一子码流和第二子码流分别包含的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组；
[0020]根据重组后的待显示图像帧码流，生成显示驱动信号。
[0021]从上述技术方案可以看出，本发明中的芯片级系统SOC芯片在处理高于自身缓存及处理能力的视频码流时，可以首先由SOC芯片中的行缓存Line-Buffer按照预设字段长度扫描图像帧码流中的每个行数据链，由于Line-Buffer受到硬件条件制约，无法扫描到完整的行数据链，因此，由SOC芯片根据由Line-Buffer扫描到的图像数据，生成第一子码流，同时，将各个行数据链中未被Line-Buf fer扫描到的图像数据，打包封装为第二子码流;这样，将原视频码流中的完整的行数据链分割为两部分，也就是由SOC芯片将原视频码流分割为第一子码流和第二子码流，由于Line-Buffer只能扫描到原始行数据链的前半部分图像数据，因此，第一子码流中包含的图像数据实际上位于原图像帧中的左侧部分，同样的，由于Line-Buffer未扫描到原始行数据链的后半部分图像数据，因此，第二子码流中包含的图像数据实际上位于原图像帧中的右侧部分;进一步的，在进行上述视频码流分割之后，继续由SOC芯片控制逻辑板TCON芯片依次接收由SOC输出的第一子码流和从与SOC芯片共用的动态随机存储器DDR中读取第二子码流，并由TCON芯片以第一子码流所包含的图像数据在前、第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组;最后由TCON芯片根据重组后的待显示图像帧码流，生成显示驱动信号；这样本发明实现了一种对视频码流进行分割及输出的控制方案，从而解决了由于行缓存不足而造成的图像显示失败的问题，并且，本发明利用人眼的残留效应进行图像数据的逐行显示，保证将全部行数据显示以后，人眼感觉不到抖动，进而实现通过场频倍频的方式来满足画面的流畅需求。
【附图说明】
[0022]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0023]图1(a)为本发明实施例提供的一种视频码流输出的控制方法的流程示意图；
[0024]图1(b)为本发明实施例提供的一种视频码流的处理方法的流程示意图；
[0025]图2为本发明实施例提供的一种8K视频码流的传输控制及处理方案的流程示意图；
[0026]图3(a)为本发明实施例中对图像帧进行分割后的4K*2K子图像的示意图；
[0027]图3(b)为本发明实施例中的左上扫描输出示意图；
[0028]图3(c)为本发明实施例中的右上DDR缓存示意图；
[0029]图3(d)为本发明实施例中的左下扫描输出示意图；
[0030]图3(e)为本发明实施例中的右下DDR缓存示意图；
[0031]图3(f)为本发明实施例将8Κ行数据链分割为4Κ行数据链的示意图；
[0032]图4为本发明实施例提供的另一种视频码流的传输控制及处理方案的流程示意图；
[0033]图5为本发明实施例中的一种芯片级系统SOC芯片的结构示意图；
[0034]图6为本发明实施例中的一种逻辑板TCON芯片的结构示意图；
[0035]图7示出了本发明实施例中的一种视频码流处理系统的结构示意图。
【具体实施方式】
[0036]为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0037]本发明实施例可以应用于各类显示器中，尤其适用于液晶显示器。通常来说，液晶显示器主要由主板、TC0N、液晶屏构成，其中，主板中包括CPU或芯片级系统SOC芯片，主要用于处理图像数据并将处理后的图像数据输出至逻辑板TCON芯片;逻辑板TCON芯片根据主板输出的图像数据生成各种时序控制信号，并控制液晶屏显示图像。
[0038]本发明实施例提供了一种视频码流输出的控制及处理方案，其中，视频码流输出的控制方法方案可以应用于液晶显示器的主板中(也就是SOC芯片中)，而视频码流的处理方案可以应用于液晶显示器的TCON芯片中，也就是说，液晶屏具有较高的显示能力时(即分辨率较高，例如高于8Κ)，利用本发明实施例提供的图像处理方案和图像显示方案，可以在主板的处理能力不佳时，仍能由液晶屏显示超高清图像。
[0039]举例来说，当主板仅具有处理4Κ图像的能力而液晶屏具备显示8Κ图像的能力时，本发明实施例提供的方案可以基于主板自身的缓存和处理能力，对待显示的8Κ图像进行无损分割为4Κ*4子图像，并利用同步传输机制将分割后的子图像输出至TC0N，由TCON利用相同的同步传输机制，将各子图像重组后，生成显示驱动信号，进而控制液晶屏显示8Κ超高清图像。
[0040]图1(a)示出了本发明实施例提供的一种视频码流输出的控制方法的流程示意图，如图1(a)所示，该流程可以包括:
[0041 ]步骤101:芯片级系统SOC芯片接收并缓存待处理图像帧码流。
[0042]步骤102:由SOC芯片中的行缓存Line-Buffer按照预设字段长度扫描图像帧码流中的每个行数据链。
[0043]步骤103:由SOC芯片根据由Line-Buffer扫描到的图像数据，生成第一子码流；同时，将各个行数据链中未被Line-Buf fer扫描到的图像数据，打包封装为第二子码流;并将第一子码流输出至逻辑板TCON芯片，将第二子码流缓存到动态随机存储器DDR中，并在第一子码流输出完成时刻，控制TCON芯片从DDR中读取第二子码流。
[0044]可选的，在上述步骤103中，由SOC芯片中的计数器记录Line-Buffer所扫描过的行数据链的个数，并在达到预设阈值时清空当前计数周期所记录的数据;每当计数器达到预设阈值时，根据Line-Buffer在计数器当前计数周期内所扫描出的图像数据，生成当前周期内的第一子码流；同时，对于由Line-Buf f er在计算器当前计数周期内所扫描过的行数据链，将未被Line-Buffer扫描到的图像数据，打包封装为当前周期内的第二子码流;在当前计数周期内，将第一子码流输出至逻辑板TCON芯片，将第二子码流缓存到动态随机存储器DDR中，并在第一子码流输出完成时刻，控制TCON芯片从DDR中读取第二子码流。
[0045]可选的，在上述步骤103中，在第一子码流输出完成时刻，由SOC芯片向TCON芯片发送用于触发TCON芯片从DDR中读取第二子码流的同步信号。
[0046]图1(b)示出了本发明实施例提供的一种视频码流的处理方法的流程示意图，如图1(b)所示，该流程可以包括:
[0047]步骤111:逻辑板TCON芯片在接收到芯片级系统SOC芯片输出的用于表征待显示图像帧的左侧部分图像数据的第一子码流之后，根据SOC芯片的控制，从动态随机存储器DDR中读取用于表征待显示图像帧的右侧部分图像数据的第二子码流;根据第一子码流和第二子码流分别包含的图像数据，以第一子码流所包含的图像数据在前、第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组。
[0048]步骤112:根据重组后的待显示图像帧码流，生成显示驱动信号。
[0049]可选的，在上述步骤111中，接收SOC发送的同步信号，根据同步信号的触发，从DDR中读取第二子码流。
[0050]可选的，在上述步骤111中，在同步信号的触发下，根据获取到的各子码流中的行起始标记和行消隐信号，确定出该子码流中包含的图像数据位于待显示图像帧中的位置；根据各个位置的图像数据，以第一子码流所包含的图像数据在前、第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组。
[0051 ]整体来说，本发明实施例具有如下优点:
[0052]第一，本发明实施例可以仅采用单处理器(CPU或S0C)进行图像处理。
[0053]第二，本发明实施例可以将超过处理器自身缓存能力图像进行完整无损的分割，以使分割后的子图像可被处理器自身缓存并处理。
[0054]第三，本发明实施例还提供了一种应用于处理器与TCON之间的同步传输机制，利用这种同步机制，由处理器将分割后的子图像传输给TC0N，以供TCON根据按照一定顺序接收子图像并显示。
[0055]基于上述第一?第三，本发明实施例实质上是将处理器的行输出改变为区域的场输出的形式来实现超高清图像的正常显示，由于在上述过程中，处理器所处理的数据均未超过自身缓存或处理能力，也未超过总线的传输能力，因此，不会产生数据存储或传输混乱的现象，使仅具备较低处理能力的处理器可以处理超高清图像数据，进而提高图像显示装置的图像显示能力和效果。
[0056]下面以液晶显示屏为例，对本发明实施例进行详细描述。
[0057]在本发明实施例中，输入液晶显不屏的视频码流的图像分辨率为8K*4K，液晶显不屏内部的主板的彳丁缓存能力为4Κ*2Κ，液晶显不屏具备显不8Κ*4Κ图像的能力。
[0058]可见，输入视频码流的图像分辨率为液晶显示屏主板的行缓存能力的2倍，因此，本发明实施例需要将每个解析出的行数据链对半分割为2个子数据链。需要说明的是，本发明实施例仅以上述情况为例进行举例说明，但在实际应用中，只要输入视频码流的图像分辨率大于液晶显示屏主板的行缓存能力(不限于2倍)均可使用本发明实施例提供的方案进行视频码流分割、输出控制及处理，这里不再一一赘述。
[0059]需要说明的是，为了方便描述，可以将本发明实施例中的SOC芯片简称为S0C，将本发明实施例中的TCON芯片简称为TC0N;并且，还可以将8Κ*4Κ图像简称为8Κ图像，将4Κ*2Κ图像简称为4Κ图像。
[0060]图2示出了本发明实施例提供的一种8Κ视频码流的传输控制及处理方案的流程示意图，如图2所示，该流程可以包括:
[0061 ]步骤21: SOC获取输入的图像分辨率为8Κ*4Κ的视频码流。
[0062]步骤22:S0C缓存已输入的视频码流中的待处理图像帧数据。
[0063]具体实现时，SOC解析码流中的用于表示待显示图像的不同的行内数据的行数据链。其中，每个行内数据是由该行的有效像素点、消隐数据以及起始同步标记和结束同步标记构成的。因此，可以将每个行内数据看作是一个完成的数据链。
[0064]举例来说，在本发明实施例中，分辨率为8K*4K的待处理图像帧实际上是由4400个行数据链构成，并且每个行数据链中包含8800个像素。
[0065]需要说明的是，在本发明实施例中的8Κ*4Κ图像格式是由视频码流的制式决定的，不同制式可能造成8Κ*4Κ图像中的像素个数和行场比例不同，但无论何种制式，其视频码流的控制及处理原理与本发明实施例的原理相同，这里不再一一举例描述。
[0066]步骤23:由SOC芯片中的行缓存(Line-Buffer)按照4Κ的数据长度扫描视频码流中的每个行数据链。
[0067]步骤24:由SOC内部计数器记录Line-Buffer所扫描过的行数据链的个数，并在达到预设阈值时清空当前计数周期所记录的数据。
[0068]步骤25?步骤26:每当计数器达到预设阈值时，根据Line-Buffer在计数器当前计数周期内所扫描出的图像数据，生成当前周期内的第一子码流；同时，对于由Line-Buffer在计算器当前计数周期内所扫描过的行数据链，将未被Line-Buffer扫描到的图像数据，打包封装为当前周期内的第二子码流。
[0069]步骤27?步骤28:在当前计数周期内，由SOC将第一子码流输出至逻辑板TCON芯片，由SOC将第二子码流缓存到动态随机存储器DDR中，并在第一子码流输出完成时刻，由SOC控制TCON芯片从DDR中读取第二子码流。
[0070]具体实现时，为了满足SOC中的Line-Buffer(行缓冲)的行缓存能力以及内部I/O总线的传输能力，本发明实施例可以根据Line-Buffer(行缓冲)的行缓存能力，将当前待显示图像在行方向上进行对半分割；同时，为了满足DDR的存储能力，本发明实施例可以根据DDR的存储能力将当前待显示图像在场方向上进行对半分割，这样，可以得到4个4Κ*2Κ子图像，而且，这4个子图像的总图像数据量相当于当前待显示图像的数据量(也就是分辨率为8K*4K的图像)。
[0071]步骤29:在每个计数周期内，在第一子码流输出完成时刻，由SOC芯片控制TCON芯片从DDR中读取第二子码流。
[0072]具体实现时，按照frameto frame(帧帧传输)的形式，将输入周期的一半作为输出周期，将分割后的子图像进行输出。本发明实施例可以采用的图像扫描方式为逐行扫描的方式，按照左上子图像、右上子图像、左下子图像、右下子图像的输出顺序，将子图像作为一帧帧的图像依次输出。可见，本发明实施例可以将图像完整无损的拆分之后输出，不需要对图像进行压缩分割或检验，提高了图像处理速率，同时避免了分割过程中所产生的失真现象。
[0073]在frame to frame输出过程中，对于8K的图像来说，由于SOC是4K处理器，其行缓存只能够缓存处理8Κ的半行数据。因此，扫描输出周期只有输入周期的Τ/2(假设输入周期为Τ)。
[0074]图3(a)不出了本发明实施例中对图像帧进彳丁分割后的4Κ*2Κ子图像的不意图；图3(b)示出了本发明实施例中的左上扫描输出示意图，图3(c)示出了本发明实施例中的右上DDR缓存示意图，图3(d)示出了本发明实施例中的左下扫描输出示意图，图3(e)示出了本发明实施例中的右下DDR缓存示意图。
[0075]举例来说，参照图3(a)，将O?T周期内的数据传输进来之后，首先进行DDR缓存，然后，由Line-Buffer读取O?T/2周期的数据作为左上的第一行数据、同时由SOC中的控制单元将剩下的T/2?T周期的数据作为右上第一行行数据进行DDR缓存。同样的，将第二行数据O?T/2的数据作为左上的第二行数据、由SOC中的控制单元将剩下的T/2?T周期作为右上第二行数据进行DDR缓存，以此类推，直到第2200行数据传输完毕。参见图3(b)和图3(c)，这样，本发明实施例可以通过以上方式实现了前面O?T/2周期的数据SOC的行输出，以及后面T/2?T周期的DDR缓存。同理，参见图3(d)和图3(e)，第2201行数据到第4400行数据的传输过程同上。通过此过程实现了行数据输出改变为区域场输出。(此过程只是SOC输出到TCON的过程，并不是TCON到液晶屏的显示过程。其数据处理的速度和周期是远大于行频和场频的，其目的就是改变原有的行输出为场输出)。
[0076]需要说明的是，在本发明实施例中的DDR实际上可以根据实际需求进行扩容，而Line-Buffer (行缓冲)是不可扩充的。
[0077]由于左上数据是直接扫描输出给TC0N，右上是缓存输出给TC0N，当TCON接收到数据后，需要将左上和右上的数据拼接在一起，并将左下和右下的数据拼接在一起，因此，本发明实施例还需要对于从SOC输出给TCON的通信交互机制进行保护。
[0078]为了保证左上的数据和右上的数据能够进行对接显示，需要进行同步显示才能够保证图像不至于出现抖动和错位显示，因此，本发明实施例首先需要保证一行数据能够由SOC正常传输到TCON，并能够正常按照行输出转换为场输出的形式，在本发明实施例中，对于数据的处理需要增加两个同步的方式。第一个同步是针对一行数据在拆分以后需要增加结束同步和另外一行的起始同步;另一个同步是针对SOC增加计数同步。
[0079]下面以第一行数据为例，对本发明实施例提供的通信交互机制进行详细描述。
[0080]第一行数据经过第一行的行同步以后开始针对数据进行接收处理。处理8800的数据中的有效数据中的前面4400数据中的有效数据以后需要在此数据后面增加行消隐数据，共同组成这4400个数据；同时，需要针对后面4400个数据增加行同步数据，这是为了使每个被分割后的数据具有完整的数据链结构。
[0081]图3(f)示出了本发明实施例将8K行数据链分割为4K行数据链的示意图，如图3(f)所示，本发明实施例中的SOC中的控制单元可以分别在d4之后增加同步结束信号(也可以是行消隐数据)，使得这一行信号变成真正有效的数据，同时将此数据作为新的左上的第一行数据D1。然后，本发明实施例中的SOC中的控制单元可以进一步的在d5之前增加行同步起始信号，作为右上第一行数据【D1】。同理可以得到D2200行数据和【D2200】行数据。因此，在本发明实施例中，行消隐同步和行起始同步作为信号的标志同步，可以用于指示TCON进行信号的重组。同时，为了能够有效的标识左上区域、右上区域的数据传输，本发明实施例中的SOC在向TCON传输过程中，需要增加额外的同步信号(也可作为第二行同步信号)作为标志进行数据的传输。也就是说在从SOC向TCON传输过程中，需要单独设计出第二行同步作为信号的标志位进行传输，并依靠第二行同步信号的翻转或边沿决定目前传输的是那一场数据。
[0082]继续举例来说，直到前面的D2200行数据传输完毕，此时同步信号发生翻转，或者利用线与电路进行翻转。即代表着左上数据传输完毕，需要传输右上数据，在传输右上数据过程中需要将同步信号进行翻转，用以标志右上数据传输可以开始的标志。输出过程同上。也就是说或，在传输左下数据时，SOC需要通过一个PffM(脉冲宽度调制)接口发出同步信号，用以通过信号翻转或边沿触发的方式标志左下数据传输，同理，在传输右下数据时，SOC仍需要通过该PWM接口发出同步信号，用以通过信号翻转或边沿触发的方式标志右下数据传输。
[0083]需要说明的是，在以上过程中利用第二同步信号作为每一场数据(也可理解为每个frame)的开始和结束，利用第二同步信号作为TCON接收信号的使能信号。TCON只有在优先接收到同步信号时，才可以根据同步信号的边沿触发进行计数来实现数据位的计数传输，避免出错。
[0084]步骤210:TC0N芯片根据每个计数周期内所获取到的第一子码流和第二子码流分别包含的图像数据，以第一子码流所包含的图像数据在前、第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组。
[0085]具体实现时，TCON首先接收到由SOC直接输出的左上数据，以处理完整frame的方式处理由SOC直接输出的左上数据，然后，在识别出第二同步信号的翻转或边沿之后，从与SOC共用的DDR中读取右上数据，同样以处理完整frame的方式处理右上数据;在图像重组时，由于左上数据和右上数据中的每行数据链中均包含有行消隐数据和行起始标记，只要TCON根据行起始标记所指示的起始位置，以及行消隐数据所指示的消隐时长依次进行逐行扫描即可，实际上，TCON在图像重组的过程中，就是分别扫描每个frame的过程。但需要说明的是，本发明实施例中的TCON需要严格按照由SOC通过PWM接口传输来的第二同步信号进行frame的获取，因此在扫描时也是严格按照SOC所规定的顺序逐frame扫描。
[0086]同理，在下个计数周期，T⑶N首先接收到由SOC直接输出的左下数据，以处理完整frame的方式处理由SOC直接输出的左下数据，然后，在识别出第二同步信号的翻转或边沿之后，从与SOC共用的DDR中读取右下数据，同样以处理完整frame的方式处理右下数据;在图像重组时，由于左下数据和右下数据中的每行数据链中均包含有行消隐数据和行起始标记，只要TCON根据行起始标记所指示的起始位置，以及行消隐数据所指示的消隐时长依次进行逐行扫描即可，实际上，TCON在图像重组的过程中，就是分别扫描每个frame的过程。但需要说明的是，本发明实施例中的TCON需要严格按照由SOC通过PffM接口传输来的第二同步信号进行frame的获取，因此在扫描时也是严格按照SOC所规定的顺序逐frame扫描。
[0087]步骤211:TC0N根据重组后的待显示图像帧码流，生成显示驱动信号。
[0088]具体实现时，TCON在完成数据接收及重组后通过逐行的方式，将数据推送到SOURCE板进行数据输出。对于液晶屏来说其扫描显示格式是直接从左到右，其没有缓存机制，因此直接将SOURCE数据锁存以后，一行数据直接显示输出。利用人眼的残留效应来逐行将数据显示在液晶屏上，同时保证将全部行数据显示以后，人眼感觉不到抖动。
[0089]图4示出了本发明实施例提供的另一种视频码流的传输控制及处理方案的流程示意图，如图4所示，该流程可以包括:
[0090]步骤41: SOC获取输入的视频码流。
[0091]步骤42:S0C缓存已输入的视频码流中的待处理图像帧数据。
[0092]具体实现时，SOC解析码流中的用于表示待显示图像的不同的行内数据的行数据链。其中，每个行内数据是由该行的有效像素点、消隐数据以及起始同步标记和结束同步标记构成的。因此，可以将每个行内数据看作是一个完成的数据链。
[0093]步骤43:由SOC芯片中的行缓存(Line-Buffer)按照预设数据长度扫描视频码流中的每个行数据链。
[0094]步骤44?步骤45:由SOC芯片根据Line-Buffer扫描到的图像数据，生成包含有待处理图像帧中的左侧部分图像数据的第一子码流；同时，将各个行数据链中未被Line-Buffer扫描到的图像数据，打包封装为包含有待处理图像帧中的右侧部分图像数据的第二子码流。
[0095]具体实现时，在本发明实施例中，可以利用与上述步骤25?步骤26相同的技术原理仅将当前待显示图像在行方向上进行对半分割，而不再在在场方向上进行对半分割。这样仅将原图像分割为2个子帧，当DDR存储能力足够时，不影响数据传输，其具体实现方式与上述步骤25?步骤26在行方向上的处理方式相同，这里不再一一赘述。
[0096]步骤46?步骤47:由SOC将第一子码流输出至逻辑板TCON芯片，由SOC将第二子码流缓存到动态随机存储器DDR中，并在第一子码流输出完成时刻，由SOC控制TCON芯片从DDR中读取第二子码流。
[0097]具体实现时，在本发明实施例中，SOC仍可以利用第二同步信号控制TCON在接收完成第一子码流的时刻，从共用DDR中读取第二自码流，其实现方式与上述步骤27?步骤28的实现方式相同，这里不再一一赘述。
[0098]步骤48:在第一子码流输出完成时刻，由SOC芯片控制TCON芯片从DDR中读取第二子码流。
[0099]具体实现时，在本发明实施例中，TCON接收第一子码流和读取第二子码流的顺序与SOC的控制相对应，且其实现方式与上述步骤29的实现方式相同，这里不再一一赘述。
[0100]步骤49:T⑶N以第一子码流所包含的图像数据在前、第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组。
[0101]具体实现时，在本发明实施例中，T⑶N将第一子码流和第二子码流进行重组的方式与上述步骤210的实现方式相同，但对于当前图像帧，由于SOC仅将当前图像帧分割为左侧部分和右侧部分，因此TCON只需要将第一子码流和第二子码流进行重组即可，然后可以在第二同步信号的指示下继续处理下一图像帧。
[0102]步骤410:TC0N根据重组后的待显示图像帧码流，生成显示驱动信号。
[0103]综上，在本发明实施例提供的视频码流输出的控制及处理方案中，具有如下改进占.V.[0?04]第一，利用SOC芯片内部的Line-Buffer的硬件结构所决定的数据长度或字节长度，来对输入的视频码流中的完整行数据链进行分割处理;也就是说，本发明实施例可以仍利用SOC内部原有的Line-Buffer进行缓存及传输，但需要对由Line-Buffer扫描的数据、以及未被Line-Buffer扫描到的数据分别进行再加工，使两部分数据形成独立的码流，然后再按照一定顺序传输给TC0N，以使TCON可以按照处理完整frame的方式逐一处理各独立的码流。
[0105]第二，基于上述分割处理方式，本发明实施例未对原始图像数据进行压缩处理，保证了对原始图像数据的无损分割。
[0106]第三，本发明实施例进一步可以将原始图像帧分割为至少两个半场周期(上半场周期及下半场周期)进行分别处理，并在每个场周期内，在利用Line-BufTer逐行扫描的过程中，将原行数据链分割为可被Line-Buffer扫描到的部分(前面部分)和未被Line-Buffer扫描到的部分(后面部分)，分别对两部分数据进行加工处理成码流，然后利用共用DDR将后面部分码流在指定时间点推给TC0N，利用相同的原理处理每个场周期内的数据，可见，本发明实施例仅需要一个SOC即可处理分割后的各个子图像。
[0107]从上述技术方案可以看出，本发明中的芯片级系统SOC芯片在处理高于自身缓存及处理能力的视频码流时，可以首先由SOC芯片中的行缓存Line-Buffer按照预设字段长度扫描图像帧码流中的每个行数据链，由于Line-Buffer受到硬件条件制约，无法扫描到完整的行数据链，因此，由SOC芯片根据由Line-Buffer扫描到的图像数据，生成第一子码流，同时，将各个行数据链中未被Line-Buf fer扫描到的图像数据，打包封装为第二子码流;这样，将原视频码流中的完整的行数据链分割为两部分，也就是由SOC芯片将原视频码流分割为第一子码流和第二子码流，由于Line-Buffer只能扫描到原始行数据链的前半部分图像数据，因此，第一子码流中包含的图像数据实际上位于原图像帧中的左侧部分，同样的，由于Line-Buffer未扫描到原始行数据链的后半部分图像数据，因此，第二子码流中包含的图像数据实际上位于原图像帧中的右侧部分;进一步的，在进行上述视频码流分割之后，继续由SOC芯片控制逻辑板TCON芯片依次接收由SOC输出的第一子码流和从与SOC芯片共用的动态随机存储器DDR中读取第二子码流，并由TCON芯片以第一子码流所包含的图像数据在前、第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组;最后由TCON芯片根据重组后的待显示图像帧码流，生成显示驱动信号；这样本发明实现了一种对视频码流进行分割及输出的控制方案，从而解决了由于行缓存不足而造成的图像显示失败的问题，并且，本发明利用人眼的残留效应进行图像数据的逐行显示，保证将全部行数据显示以后，人眼感觉不到抖动，进而实现通过场频倍频的方式来满足画面的流畅需求。
[0108]基于相同的技术构思，本发明实施例还提供了一种芯片级系统SOC芯片，图5示出了本发明实施例中的一种芯片级系统SOC芯片的结构示意图，如图5所示，该芯片包括:
[0109]缓存单元51，用于接收并缓存待处理图像帧码流；
[0110]行缓存Line-Buffer52，用于按照预设字段长度扫描所述图像帧码流中的每个行数据链；
[0111]控制单元53，用于根据由所述Line-Buffer 52扫描到的图像数据，生成第一子码流;同时，将各个行数据链中未被所述Line-Buffer 52扫描到的图像数据，打包封装为第二子码流;并将所述第一子码所述流输出至逻辑板TC0N，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON从所述DDR中读取第二子码流。
[0112]可选的，该芯片还包括:
[0113]计数器，用于记录所述Line-Buffer 52所扫描过的行数据链的个数，并在达到预设阈值时清空当前计数周期所记录的数据；
[0114]所述控制单元53具体用于:每当所述计数器达到预设阈值时，根据所述Line-Buffer 52在所述计数器当前计数周期内所扫描出的图像数据，生成当前周期内的第一子码流；同时，对于由所述Line-Buffer 52在所述计算器当前计数周期内所扫描过的行数据链，将未被所述Line-Buffer 52扫描到的图像数据，打包封装为当前周期内的第二子码流；在当前计数周期内，将所述第一子码所述流输出至逻辑板TCON芯片，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON芯片从所述DDR中读取第二子码流。
[0115]可选的，所述控制单元53具体用于:在所述第一子码流输出完成时刻，向所述TCON芯片发送用于触发所述TCON芯片从所述DDR中读取第二子码流的同步信号。
[0116]基于相同的技术构思，本发明实施例还提供了一种逻辑板TCON芯片，图6示出了本发明实施例中的一种逻辑板TCON芯片的结构示意图，如图6所示，该芯片包括:
[0117]重组单元61，用于在接收到SOC芯片输出的用于表征待显示图像帧的左侧部分图像数据的第一子码流之后，根据所述SOC的控制，从动态随机存储器DDR中读取用于表征待显示图像帧的右侧部分图像数据的第二子码流;根据所述第一子码流和第二子码流分别包含的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组；
[0118]时序控制电路62，用于根据重组后的待显示图像帧码流，生成显示驱动信号。
[0119]可选的，所述重组单元61具体用于:接收所述SOC发送的同步信号，根据所述同步信号的触发，从所述DDR中读取第二子码流。
[0120]可选的，所述重组单元61具体用于:在所述同步信号的触发下，根据获取到的各子码流中的行起始标记和行消隐信号，确定出该子码流中包含的图像数据位于待显示图像帧中的位置;根据各个位置的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组。
[0121]基于相同的技术构思，本发明实施例还提供了一种视频码流处理系统，图7示出了本发明实施例中的一种视频码流处理系统的结构示意图，如图7所示，该系统包括:
[0122]芯片级系统SOC芯片71、逻辑板TCON芯片72以及动态随机存储器DDR7 3。
[0123]本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器，使得通过该计算机或其他可编程数据处理设备的处理器执行的指令可实现流程图中的一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
[0124]这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
[0125]这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图的一个流程或多个流程和/或方框图的一个方框或多个方框中指定的功能的步骤。
[0126]尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
[0127]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种芯片级系统SOC芯片，其特征在于，该芯片包括: 缓存单元，用于接收并缓存待处理图像帧码流； 行缓存Line-Buffer，用于按照预设字段长度扫描所述图像帧码流中的每个行数据链； 控制单元，用于根据由所述Line-Buffer扫描到的图像数据，生成第一子码流；同时，将各个行数据链中未被所述Line-Buffer扫描到的图像数据，打包封装为第二子码流;并将所述第一子码所述流输出至逻辑板TC0N，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON从所述DDR中读取第二子码流。2.如权利要求1所述的芯片，其特征在于，该芯片还包括: 计数器，用于记录所述Line-Buffer所扫描过的行数据链的个数，并在达到预设阈值时清空当前计数周期所记录的数据； 所述控制单元具体用于:每当所述计数器达到预设阈值时，根据所述Line-Buffer在所述计数器当前计数周期内所扫描出的图像数据，生成当前周期内的第一子码流;同时，对于由所述Line-Buffer在所述计算器当前计数周期内所扫描过的行数据链，将未被所述Line-Buffer扫描到的图像数据，打包封装为当前周期内的第二子码流;在当前计数周期内，将所述第一子码所述流输出至逻辑板TCON芯片，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON芯片从所述DDR中读取第二子码流。3.如权利要求1或2所述的芯片，其特征在于，所述控制单元具体用于: 在所述第一子码流输出完成时刻，向所述TCON芯片发送用于触发所述TCON芯片从所述DDR中读取第二子码流的同步信号。4.一种逻辑板TCON芯片，其特征在于，该芯片包括: 重组单元，用于在接收到SOC芯片输出的用于表征待显示图像帧的左侧部分图像数据的第一子码流之后，根据所述SOC的控制，从动态随机存储器DDR中读取用于表征待显示图像帧的右侧部分图像数据的第二子码流;根据所述第一子码流和第二子码流分别包含的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组； 时序控制电路，用于根据重组后的待显示图像帧码流，生成显示驱动信号。5.如权利要求4所述的芯片，其特征在于，所述重组单元具体用于: 接收所述SOC发送的同步信号，根据所述同步信号的触发，从所述DDR中读取第二子码流。6.如权利要求5所述的芯片，其特征在于，所述重组单元具体用于: 在所述同步信号的触发下，根据获取到的各子码流中的行起始标记和行消隐信号，确定出该子码流中包含的图像数据位于待显示图像帧中的位置;根据各个位置的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组。7.一种视频码流处理系统，其特征在于，该系统包括: 如权利要求1-3中任一项所述的SOC芯片、如权利要求4-6中任一项所述的TCON芯片和动态随机存储器DDR。8.一种视频码流输出的控制方法，其特征在于，该方法包括: 芯片级系统SOC芯片接收并缓存待处理图像帧码流； 由所述SOC芯片中的行缓存Line-Buffer按照预设字段长度扫描所述图像帧码流中的每个行数据链； 由所述SOC芯片根据由所述Line-Buffer扫描到的图像数据，生成第一子码流；同时，将各个行数据链中未被所述Line-Buffer扫描到的图像数据，打包封装为第二子码流;并将所述第一子码流输出至逻辑板TCON芯片，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON芯片从所述DDR中读取第二子码流。9.如权利要求8所述的方法，其特征在于，所述生成第一子码流和第二子码流，包括: 由所述SOC芯片中的计数器记录所述Line-Buf f er所扫描过的行数据链的个数，并在达到预设阈值时清空当前计数周期所记录的数据； 每当所述计数器达到预设阈值时，根据所述Line-Buffer在所述计数器当前计数周期内所扫描出的图像数据，生成当前周期内的第一子码流；同时，对于由所述Line-Buffer在所述计算器当前计数周期内所扫描过的行数据链，将未被所述Line-Buf f er扫描到的图像数据，打包封装为当前周期内的第二子码流;在当前计数周期内，将所述第一子码流输出至逻辑板TCON芯片，将第二子码流缓存到动态随机存储器DDR中，并在所述第一子码流输出完成时刻，控制所述TCON芯片从所述DDR中读取第二子码流。10.如权利要求8或9所述的方法，其特征在于，所述控制所述TCON芯片从所述DDR中读取第二子码流，包括: 在所述第一子码流输出完成时刻，由所述SOC芯片向所述TCON芯片发送用于触发所述TCON芯片从所述DDR中读取第二子码流的同步信号。11.一种视频码流的处理方法，其特征在于，该方法包括: 逻辑板TCON芯片在接收到芯片级系统SOC芯片输出的用于表征待显示图像帧的左侧部分图像数据的第一子码流之后，根据所述SOC芯片的控制，从动态随机存储器DDR中读取用于表征待显示图像帧的右侧部分图像数据的第二子码流;根据所述第一子码流和第二子码流分别包含的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组； 根据重组后的待显示图像帧码流，生成显示驱动信号。12.如权利要求11所述的方法，其特征在于，所述从DDR中读取用于表征待显示图像帧的右侧部分图像数据的第二子码流，包括: 接收所述SOC发送的同步信号，根据所述同步信号的触发，从所述DDR中读取第二子码流。13.如权利要求12所述的方法，其特征在于，所述进行待显示图像帧码流重组，包括: 在所述同步信号的触发下，根据获取到的各子码流中的行起始标记和行消隐信号，确定出该子码流中包含的图像数据位于待显示图像帧中的位置;根据各个位置的图像数据，以所述第一子码流所包含的图像数据在前、所述第二子码流所包含的图像数据在后的顺序，进行待显示图像帧码流重组。
【文档编号】H04N7/01GK105847730SQ201610203680
【公开日】2016年8月10日
【申请日】2016年4月1日
【发明人】黄飞, 胡安冉, 马婷婷
【申请人】青岛海信电器股份有限公司