专利名称：总线结构总成的制作方法
技术领域：
本实用新型涉及电路板结构设计，特别是关于一种总线结构总成。
背景技术：
请参阅图1，现有总线结构总成1具有一基板2、 一设于该基板2的
插座3以及多个布设于该基板2的电子元件4，例如电阻；该插座3具
有多个接脚((Pin) )5，这些电子元件4排列成一直列且分别电性连接这些接脚5。
然而，当该总线结构总成1进行组装或需要二次作业或再次作业(rework)时，由于相邻的这些电子元件4的接点6过于靠近；在焊接这些电子元件4，相邻的这些接点6容易发生短路的错误，具有容易短路而不利于组装或二次作业或再次作业作业的缺点。再者，当该总线结构总成1发生故障而需要检修(debug)作业时，由于相邻的这些电子元件4并列且过于靠近；在辨识这些电子元件4，容易将所要辨识的该电子元件4误判为相邻的该电子元件4，具有不易检视而不利于检修作业的缺点。
综上所陈，现有总线结构总成具有上述的缺失而有待改进。
实用新型内容
本实用新型的主要目的在于提供一种总线结构总成，其能够降低相邻电子元件的接点在焊接时短路的机率，同时提高电子元件的辨识率，具有利于组装、二次作业或再次作业(rework)以及检修(debug)作业的特色。
为达成上述目的，本实用新型所提供一种总线结构总成，包含有一基板； 一插座设于该基板且电性连接该基板，该插座具有多个接脚((Pin));多个布设于该基板的电子元件排列成至少一列且分别电性连接这些接脚；在位于同一列的这些电子元件，各该电子元件与相邻的该电子元件呈交错式的排列。
本实用新型的有益效果是，所提供的总线结构总成透过上述结构，其经由将这些电子元件以交错式的排列，在焊接电子元件时，相邻该电子元件的接点距离相较于现有者的接点距离较远，位于相邻的这些接点的锡料而不容易因受热而熔融，进一步降低相邻电子元件的接点短路的机率，利
于组装以及二次作业或再次作业(rework)作业的特色。再者，当这些电子元件以交错式的排列，在辨识上较为容易而能够有效降低误判的机率；换言之，本实用新型有助于提高这些电子元件的辨识率，其相较于现有技术，具有利于检修(debug)作业的特色。整体而言，本实用新型相较于现有技术，具有利于组装、二次作业或再次作业(rework)以及检修(debug)作业的特色。
为了详细说明本实用新型的结构、特征及功效所在，兹举以下较佳实施例并配合图式说明如后，其中
图1为现有总线结构总成的电阻配置示意图2为本实用新型一较佳实施例的电阻配置示意图。
主要元件符号说明
总线结构总成10
基板20 插座30
接脚32 电子元件40
接点4具体实施方式
请参阅图2，本实用新型一较佳实施例所提供的总线结构总成IO，包含有 一基板20、 一插座30以及一电子元件40。
该基板20非本实用新型的技术特征所在，在此容不赘述。
该插座30设于该基板20且电性连接该基板20，该插座30具有多个型选自数据总线(data bus)、地址总线 (address bus)、控制总线(control bus)、扩充总线(expansion bus) 以及局部总线(local bus)其中一种；本实施例中，该插座30的类型以 用于CPU (central processing unit)的数据总线为例，该插座30的规 格并非本实用新型的技术特征，在此仅为举例说明，并非做为限制要件。
这些电子元件40布设于该基板20且排列成四列，这些电子元件40 围合该插座30且分别电性连接这些接脚32;各该电子元件40于端部具有 二接点42，用以电性连接该基板20;位于同一列的这些电子元件40，各 该电子元件40与相邻的该电子元件40平行且呈交错式的排列；本实施例 中，这些电子元件40的奇数是相互对齐而并列，这些电子元件40的偶数 是相互对齐而并列，在此仅为举例说明，并非做为限制要件。其中，该电 子元件40选自电阻、电感以及电容其中一种；本实施例中，该电子元件 40的类型以电阻为例，在此仅为举例说明，并非做为限制要件。
经由上述结构，当该总线结构总成10进行组装或二次作业或再次作 业(rework)作业，由于相邻的这些电子元件40的接点42相较于现有技 术的远；在焊接这些电子元件40时，位于相邻的这些接点42的锡料不容 易因受热而熔融，进而降低相邻的这些接点42发生短路的情形；通过此， 本实用新型相较于现有技术，利于组装以及二次作业或再次作业(rework) 作业的特色。
当该总线结构总成IO发生故障而需要进行检修(debug)作业，虽然 相邻的这些电子元件40彼此平行地排列且靠近；当辨识这些电子元件40， 由于相邻的该电子元件40的奇数以及偶数并非呈并列排列而概呈锯齿状， 进而使这些电子元件40在辨识上较为容易而能够有效降低误判的情形， 有助于提高这些电子元件40的辨识率；通过此，本实用新型相较于现有 技术，具有利于检修(debug)作业的特色。
综上所陈，本实施例所提供该总线结构总成，其经由将这些电子元件 以交错式的排列，在焊接电子元件时，相邻该电子元件的接点距离相较于 现有者的接点距离较远，位于相邻的这些接点的锡料而不容易因受热而熔 融，进一步降低相邻电子元件的接点短路的机率，利于组装以及二次作业 或再次作业(rework)作业的特色。再者，当这些电子元件以交错式的排列，在辨识上较为容易而能够有效降低误判的机率；换言之，本实用新型 有助于提高这些电子元件的辨识率，其相较于现有技术，具有利于检修
(debug)作业的特色。 本实用新型于前述实施例中所揭露的构成元件，仅为举例说明，并非用来 限制本案的范围，其它等效元件的替代或变化，亦应为本案的申请专利范 围所涵盖。
权利要求1.一种总线结构总成，其特征在于包含有一基板；一插座，设于该基板且电性连接该基板，该插座具有多个接脚；以及多个布设于该基板的电子元件，排列成至少一列且分别电性连接这些接脚；在位于同一列的这些电子元件，各该电子元件系与相邻的该电子元件呈交错式的排列。
2. 如权利要求1所述的总线结构总成，其特征在于，位于同一列的 这些电子元件，这些电子元件的奇数是相互对齐而并列，这些电子元件的 偶数是相互对齐而并列。
3. 如权利要求1所述的总线结构总成，其特征在于，位于同一列的 这些电子元件，各该电子元件与相邻的该电子元件平行。
4. 如权利要求1所述的总线结构总成，其特征在于，所述该电子元 件选自电阻、电感以及电容其中一种。
5. 如权利要求1所述的总线结构总成，其特征在于，该插座的类型 选自数据总线、地址总线、控制总线、扩充总线以及局部总线其中的一种。
专利摘要本实用新型一种总线结构总成，包含有一基板；一插座设于该基板且电性连接该基板，该插座具有多个接脚((pin))；多个布设于该基板的电子元件，该电子元件排列成至少一列且分别电性连接这些接脚；在位于同一列的这些电子元件，各该电子元件与相邻的该电子元件呈交错式的排列；通过此，本实用新型经上述结构，其相较于现有技术，具有利于容易检修(debug)以及二次作业或再次作业(rework)的特色。
文档编号H05K1/18GK201341274SQ20082018218
公开日2009年11月4日 申请日期2008年12月11日 优先权日2008年12月11日
发明者洪瑞祥, 黄冠志 申请人:环旭电子股份有限公司;环隆电气股份有限公司