印刷电路板bvh深度的最小化方法
【专利摘要】本发明涉及印刷电路板BVH深度的最小化方法，其包含：卷(roll)状态的原材料以一定的大小裁切后形成电路的原材料准备步骤S10；对在所述原材料准备步骤S10准备的原材料的单面或双面层压的覆盖膜进行打拔的覆盖膜打拔步骤S20；将所述覆盖膜打拔步骤S20中打拔的覆盖膜假接及层压在原材料单面或双面的步骤S30；在所述假接及层压覆盖膜的步骤S30中层压的覆盖膜上面层压层间粘着剂(Prepreg)及铜(Copper)的步骤S40；为了形成BVH，将层压的铜(Copper)开窗的铜(Copper)层开窗步骤S50；在所述铜(Copper)层开窗步骤S50中对位于铜(Copper)层的开窗底面的层间粘着剂(Prepreg)进行开窗的步骤S60；对经开窗露出的BVH进行除胶渣处理的除胶渣步骤S70；以及在所述除胶渣步骤S70中完成除胶渣处理后实施镀金的镀金步骤S80。
【专利说明】印刷电路板BVH深度的最小化方法
【技术领域】
[0001]本发明涉及印刷电路板BVH深度的最小化方法，更具体地说，本发明涉及加工BVH时，将深度(DEPTH)最小化以确保BVH的可靠性，进而确保镀金作业稳定性的印刷电路板BVH深度的最小化方法。
【背景技术】
[0002]目前需求FPCB产品的高功能化，随其形成多层化及盲孔(BVH)。
[0003]所述盲孔(BVH)由于使用决定BVH深度的薄胶片(pr印reg)和薄覆盖膜(coverlay)，虽然BVH的深度变浅，但不能满足顾客需求的总厚度，反而发生BVH深度变深的问题。
[0004]然而，BVH的深度越深越难确保BVH的可靠性，为此大部分的企业如图1所示，进行等离子或除胶渣工艺以确保可靠性。可是，现有的方法由于增加等离子或除胶渣的前处理工艺，具有降低生产性的问题，
[0005]在不能满足前处理工艺如等离子或除胶渣工艺，或是在BVH所需求的条件时，如图2所示，在底面没有完全消除污染及树脂(resin)而产生胶渣(smear)，若处理过度时，如图3所示产生孔破(void)不良，使镀金时镀金液不能顺利地浸透而产生不良。
[0006]如上所述除了等离子和除胶渣处理以外，由于表面BVH WINDOW尺寸的扩大可以确保纵横比(aspect ratio),但BVH尺寸扩大时如图4所示,在图案作业中会产生偏位及孔爆裂，因此具有降低生产性及增大不良率的问题。
[0007]除此之外，利用其它方法企图确保BVH的可靠性，但继续产生其它不良现象，因此在确保BVH的可靠性方面遭到困难。
[0008]先行技术文献
[0009]专利文献
[0010](专利文献I)韩国专利局注册专利公报第10-0632557号
【发明内容】
[0011]发明需要解决的技术课题
[0012]本发明要解决如上所述的现有问题，本发明的目的是在覆盖膜(Coverlay)的打拔作业中考虑BVH的大小和偏位进行打拔，因此在打拔的覆盖膜(Coverlay)上部层压层间粘着剂(Prepreg)及铜(Copper)时,在形成BVH的部分不存在覆盖膜(Coverlay),即只在BVH的区域没有覆盖膜(Coverlay)，而在其它区域存在覆盖膜(Coverlay)，由此提供符合总厚度，同时能使BVH的深度最小化的印刷电路板BVH深度的最小化方法。
[0013]解决课题的技术方案
[0014]本发明为了完成如上所述的目的，以具有如下构成的实施例来实现。
[0015]本发明的特征是包含:卷(roll)状态的原材料以一定的大小裁切后形成电路的原材料准备步骤SlO ;对在所述原材料准备步骤SlO准备的原材料的单面或双面层压的覆盖膜进行打拔的覆盖膜打拔步骤S20 ;将所述覆盖膜打拔步骤S20中打拔的覆盖膜假接及层压在原材料单面或双面的步骤S30 ;在所述假接及层压覆盖膜的步骤S30中层压的覆盖膜上面层压层间粘着剂(Prepreg)及铜(Copper)的步骤S40 ;为了形成BVH,将层压的铜(Copper)开窗的铜(Copper)层开窗步骤S50 ;在所述铜(Copper)层开窗步骤S50中对位于铜(Copper)层的开窗底面的层间粘着剂(Prepreg)进行开窗的步骤S60 ;对经开窗露出的BVH进行除胶渣处理的除胶渣步骤S70 ;以及在所述除胶渣步骤S70中完成除胶渣处理后实施镀金的镀金步骤S80。
[0016]本发明的所述覆盖膜打拔步骤S20，其特征在于，考量镀金的部分与形成BVH部分的BVH大小和偏位而进行打拔。
[0017]本发明的所述覆盖膜打拔步骤S20，其特征在于，利用Laser作业方式、模具打拔方式、BVH之间间隔作业方式对覆盖膜进行打拔。
[0018]有益效果
[0019]如上所述根据本发明的印刷电路板BVH深度的最小化方法是在覆盖膜(Coverlay)打拔作业中考虑BVH尺寸和偏位而进行打拔，因此在打拔的覆盖膜(Coverlay)上部层压层间粘着剂(Prepreg)及铜(Copper)时，在形成BVH的部分不存在覆盖膜(Coverlay)，即只在BVH的区域没有覆盖膜(Coverlay)，而在其它区域存在覆盖膜(Coverlay),由此可以规划符合总厚度，同时能使BVH的深度最小化的效果。
[0020]另外,本发明是在BVH Depth中排除Coverlay,相对于现有的厚度平均降低20um以上，且Aspect Ratio值也约减小20%相对于现有Aspect Ratio值平均表示在75?85%到55?65%之间，镀金作业时使镀金液顺利地浸透，可以稳定地进行作业，并且BVH Depth降低，具有可以确保可靠性的效果。
[0021]另外，本发明是根据BVH Depth的降低以确保可靠性，排除等离子处理，单靠除胶渣处理可以规划能确保可靠性的效果。
[0022]另外，本发明是根据表面BVH WINDOW SIZE没有变化只是降低D印th本身，防止孔的偏位及孔的爆裂，具有提高生产性及降低不良率的效果。
【专利附图】
【附图说明】
[0023]图1是现有BVH可靠性确保工艺的流程示意图。
[0024]图2是在现有BVH可靠性确保工艺中前处理过程的条件不足时所发生问题的照片。
[0025]图3是在现有BVH可靠性确保工艺中前处理过程的条件过度时所发生问题的照片。
[0026]图4是在现有BVH可靠性确保工艺中将BVH表面的大小扩大时所发生问题的照片。
[0027]图5是根据本发明一实施例的印刷电路板BVH深度的最小化方法的流程示意图。
[0028]图6是根据本发明一实施例的假接及层压覆盖膜步骤的示意图。
[0029]图6至图8是适用根据本发明一实施例的BVH深度的最小化方法的印刷电路板照片。【具体实施方式】
[0030]以下结合附图对根据本发明的印刷电路板BVH深度的最小化方法进行详细的说明。在附图中相同的构成因素尽可能以相同的符号来表示。另外对本发明的要旨可能产生不必要混淆的公知功能及构成，省略其详细的说明。
[0031]图5是根据本发明一实施例的印刷电路板BVH深度的最小化方法的流程示意图，图6是根据本发明一实施例的假接及层压覆盖膜步骤的示意图，图6至图8是适用根据本发明一实施例的BVH深度的最小化方法的印刷电路板照片。
[0032]如图5所示，本发明包含:卷(roll)状态的原材料以一定的大小裁切后形成电路的原材料准备步骤SlO ;对在所述原材料准备步骤SlO准备的原材料的单面或双面层压的覆盖膜进行打拔的覆盖膜打拔步骤S20 ;将所述覆盖膜打拔步骤S20中打拔的覆盖膜假接及层压在原材料单面或双面的层压步骤S30 ;在所述假接及层压覆盖膜的步骤S30中层压的覆盖膜上面层压层间粘着剂(Pi^preg)及铜(Copper)的步骤S40 ;为了形成BVH，在层压的铜(Copper)加工孔的铜(Copper)层孔加工步骤S50 ;在所述铜(Copper)层孔加工步骤S50中露出的层间粘着剂(Pi^preg)层上加工孔的步骤S60 ;对露出的BVH进行除胶渣处理的除胶渣步骤S70 ;以及在所述除胶渣步骤S70中完成除胶渣处理后实施镀金的镀金步骤S80。
[0033]所述原材料准备步骤SlO是将卷(roll)状态的原材料以一定的大小裁切后，在覆盖原材料的铜箔上形成所需电路的步骤。所述电路是利用酸性药品和耐药品的阻剂腐蚀(蚀刻)铜箔而形成的。
[0034]所述覆盖膜打拔步骤S20是在覆盖膜(Coverlay)上对随后镀金的部分和形成BVH的部分开窗进行打拔的步骤，以Laser作业方式、模具打拔方式、BVH之间间隔作业方式完成。
[0035]所述Laser作业方式可以实施比模具打拔方式更紧密的公差，处理少量时在费用方面比较有利，计算BVH Size和Laser的一侧偏位时产生50um~70um的公差,计算两侧则需要大约IOOum~140um。
[0036]所述模具打拔方式比Laser作业方式需要更大的公差，但处理多量时在费用方面比较有利，计算BVH Size和Laser的一侧偏位时产生100~200um的公差，计算两侧则需要大约200um~400um。
[0037]所述BVH之间间隔作业方式是在模具打拔方式中BVH之间不出现间隔公差(500um)时，将整合各BVH而开窗(OPEN)。
[0038]所述假接及层压覆盖膜的步骤S30是在所述原材料的基板表面进行热压合，用于保护铜箔上形成的电路假接及层压绝缘层覆盖膜的步骤，所述假接工艺是指层压覆盖膜时用于防止被层压压力推挤或扭曲而临时黏贴的工艺。
[0039]所述层压层间粘着剂(Pi^preg)及铜(Copper)的步骤S40是在所述假接及层压覆盖膜的步骤S30中层压的覆盖膜上面层压层间粘着剂(Pi^preg)及铜(Copper)的步骤。
[0040]所述铜(Copper)层孔加工步骤S50是利用UV LASER照射或进行曝光蚀刻形成孔，使位于底面的层间粘着剂层的表面向外部露出的步骤。
[0041]所述层间粘着剂(Prepreg)层上加工孔的步骤S60是对位于所述铜(Copper)层孔加工步骤S50中被去除的铜层底面的层间粘着剂(Prepreg)层照射激光，在层间粘着剂(Prepreg)层上加工孔的步骤。
[0042]所述除胶渣步骤S70是在加工孔时，内层的树脂熔化流出并附着在孔的内壁阻碍内层的黏贴而用化学方法消除的步骤。
[0043]所述镀金步骤S80是对露出的BVH内壁利用电化学方法覆铜的工艺，由此加工的BVH使贯通的内/外层成电性连接(导通)的步骤。
[0044]现有BVH Depth是合算铜(Copper)层、层间粘着剂(Prepreg)层、以及覆盖膜(Coverlay)的总厚度值，但本发明的BVH D印th是在覆盖膜(Coverlay)打拔作业中考虑BVH尺寸和偏位而进行打拔，因此在打拔的覆盖膜(Coverlay)上部层压层间粘着剂(Prepreg)及铜(Copper)时，在形成BVH的部分不存在覆盖膜(Coverlay)。因此，只在BVH的区域没有覆盖膜(Coverlay)，而在其它区域存在覆盖膜(Coverlay)，由此具有符合总厚度，同时能使BVH的深度最小化的效果。
[0045]以上，对本发明的多种实施例进行了说明，但所述实施例只是实施本发明技术思想的一实施例而已，凡是实现本发明技术思想的任何变更例或修正例应属于本发明的范围。
[0046]<主要图形标记的说明>
[0047]SlO:原材料准备步骤
[0048]S20:覆盖膜打拔步骤
[0049]S30:假接及层压覆盖膜的步骤
[0050]S40:层压层间粘着剂(Prepreg)及铜(Copper)的步骤
[0051]S50:铜(Copper)层孔加工步骤
[0052]S60:层间粘着剂(Prepreg)层上加工孔的步骤
[0053]S70:除胶渣步骤
[0054]S80:镀金步骤
【权利要求】
1.一种印刷电路板BVH深度的最小化方法，其特征是包含:卷(roll)状态的原材料以一定的大小裁切后形成电路的原材料准备步骤SlO ;对在所述原材料准备步骤SlO准备的原材料的单面或双面层压的覆盖膜进行打拔的覆盖膜打拔步骤S20 ;将所述覆盖膜打拔步骤S20中打拔的覆盖膜假接及层压在原材料单面或双面的步骤S30 ;在所述假接及层压覆盖膜的步骤S30中层压的覆盖膜上面层压层间粘着剂(Pi^preg)及铜(Copper)的步骤S40 ;为了形成BVH，在层压的铜(Copper)层的上部利用UV激光照射或进行曝光蚀刻形成孔，使位于底面的层间粘着剂层的表面向外部露出的铜(Copper)层孔加工步骤S50 ;由所述铜(Copper)层孔加工步骤S50中形成的孔露出的层间粘着剂(Prepreg)层的上部利用UV激光照射或进行曝光蚀刻形成孔，使位于底面的原材料表面向外部露出的层间粘着剂(Prepreg)层上加工孔的步骤S60 ;对加工的BVH进行除胶渣处理的除胶渣步骤S70 ；以及在所述除胶渣步骤S70中完成除胶渣处理后实施镀金的镀金步骤S80， 其中，所述覆盖膜打拔步骤S20是利用Laser作业方式、模具打拔方式、BVH之间间隔作业方式中的任何一个进行覆盖膜打拔，考量BVH Size和一侧偏位的激光作业方式需要的两侧公差是100~140um，模具打拔方式需要的两侧公差是200~400um，BVH之间间隔作业方式是在模具打拔方式中BVH之间`不出现间隔公差(500um)时，将整合各BVH而开窗。
【文档编号】H05K3/40GK103796448SQ201310498762
【公开日】2014年5月14日 申请日期:2013年10月22日 优先权日:2012年10月26日
【发明者】郑上镐, 郑义南 申请人:Si弗莱克斯有限公司