技术编号:13915875
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明公开电路基于软件自测试技术的慢速外设高效测试架构及方法,属于处理器测试的技术领域。背景技术慢速外设的测试是处理器系统测试的研究方向之一。慢速外设的时钟频率远远低于处理器时钟频率导致处理器在测试慢速外设时长时间处于空闲阶段。现有的慢速外设(如:UART、I2C、SPI)的时钟频率远低于处理器的时钟频率,例如,处理器的时钟为100M,而外设时钟只有10M、20M,甚至更低。同时又由于采用的是串行的数据传输方式,上述原因导致处理器与这类外设之间进行数据传输时所需等待的时间过长,严重限制了处理器的...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
请注意,此类技术没有源代码,用于学习研究技术思路。