技术编号：14186930
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本公开实施例涉及半导体制造技术，特别涉及内连线结构的制造方法。背景技术在目前半导体装置微型化的过程中，为了减少在信号传递中由于电容效应所产生的电阻电容延迟(resistive-capacitive(RC)delay)，希望使用低介电常数(low-k)介电材料作为导电内连线之间的金属间及\/或层间介电层。因此，介电层的介电常数愈低，相邻导线的寄生电容越低，且集成电路的电阻电容延迟也愈低。然而，目前考虑或用来作为低介电常数介电材料的材料并不理想。特别是，在基于介电常数值(k-value)，尤其是基于...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。