技术编号:17949702
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明属于可编程逻辑的仿真验证测试领域,尤其涉及一种基于UVM(通用验证方法学)的可编程逻辑的仿真方法和系统。背景技术程序员根据PL(可编程逻辑)需求设计编写逻辑代码后,面临着PL的仿真验证任务,即证明PL代码是否与预期的功能设计一致。随着PL的设计越来越复杂,PL仿真验证任务变得越来越困难。随着编程语言和验证手段方法越来越丰富,PL仿真验证中发展出了一些自动化的仿真验证平台,一般采用System Verilog语言或者基于System Verilog语言的UVM和VMM(虚拟机监控器),按照语...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
请注意,此类技术没有源代码,用于学习研究技术思路。