技术编号：17973825
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本实用新型涉及电路设计领域，具体来说，涉及一种分路实现高速数据累加电路。背景技术在大规模集成电路设计中，随着数据位宽的不断增大，逻辑的复杂度增加和时钟频率的变快。通常为了设计的正确性而不得不去提高工艺的先进性，更先进的工艺同时意味着更高的价钱。因而在不提高工艺的条件下，通过创新的电路结构设计来合乎更高的频率要求，这是一个巨大的挑战。如图2所示，输入频率字din在每一个工作时钟周期内做一次加法：同上一次的累加值sum做加法；随着频率字位宽的增大和时钟频率的加快，在一个时钟周期内要完成两个大数的加法...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。