技术编号:28327030
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。.本发明涉及一种锁相环结构。背景技术.随着集成电路的性能不断提高,芯片的频率也在逐渐提高,但是由于印刷电路板技术的限制,通过外部向芯片提供较高频率的时钟信号变得越来越困难,因此,在芯片内部,产生一个稳定的时钟非常重要。锁相环(phase‑locked loops,pll)是一种利用反馈控制原理实现的频率及相位的同步技术,其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时,锁相环会检测到这种变化,并且通过其内部的反馈系统来调节输出频率,直到两者重新同步,这种同...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。