技术编号：35476953
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。.本申请涉及电子产品制造技术领域，尤其是涉及一种掩膜结合力测试方法。背景技术.在电子产品的制造过程中，通常会涉及到线路的制作工艺。在制作线路时，往往会采用掩膜材料在基材上形成掩膜，然后通过曝光、显影等操作露出基材的部分区域，再通过刻蚀、电镀等方式在露出的基材上形成相应的线路。.在制作线路的过程中，掩膜与基材之间的结合力对后续形成的线路的性能具有较为重要的影响。当掩膜与基材之间的结合力过大或者过小时，都容易得到不良的线路，进而导致产品的良率下降。请参阅图，当掩膜与基材之间的结合...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。