技术编号：37150954
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及集成电路测试，特别是涉及一种锁相环电路、系统及锁相环锁定时间的确定方法。背景技术、在当前数字信号的时钟频率较高的情况下，随之出现电路系统内对于信号的建立、保持时间以及时钟抖动的要求愈加提高。通过展频时钟（spread spectrum clock，ssc）方式以降低时钟在基频和奇次谐波的幅度达到降低电磁辐射峰值的目的。、但是，ssc时钟在处理过程中会引入额外的抖动，通常情况下，若出现抖动，锁相环（phase locked loops，pll）会利用外部输入的参考信号控制环路内部振荡...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。