技术编号：6428501
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及先入先出(FIFO)设计，尤指用于时钟树转换处的FIFO设计。背景技术在数字电路中，通常使用时钟信号来定义用于电路中数据移动的时间参考，而为使电路中受时钟信号驱动的各组件能够接收到时钟信号，通常会自该时钟信号的其中一点或其来源产生时钟树(Clock Tree)以供这些组件使用，但时钟树产生前与产生后的时钟信号间会具有一延迟(Latency),因而造成数据的维持时间(Hold Time)必须作对应的调整。图I为遭遇上述问题的一示意图，其中缓冲器或延...
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