技术编号：7507368
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及能够对输入时钟信号提供延时以便均等地划分其时钟周期的数字DLL(延时锁相环)器件、数字DLL控制方法和数字DLL控制程序。背景技术 首先，作为DLL器件的示例，参考用于DDR(Double Data Rate，双数据速率)存储器、DDR2存储器等等的存储器接口。图5是示出了DDR存储器接口中DQS(读数据选通)信号和DQ(读数据)信号时序的一个示例的时序图。DQS信号具有时钟周期T。从DDR存储器传输至ASIC的DQS信号和DQ信号的相位在变化点...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。