技术编号：9493934
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。图1示出了诸如多核服务器或智能电话芯片之类的处理芯片的典型的时钟生成器系统。它包括锁相回路(PLL) 102、时钟分配电路104以及反馈分频器(FB分频器)106。PLL生成时钟，并将它提供到时钟分配电路104，控制其输出(Clk Out)，以便其频率和相位跟踪输入参考(Ref)时钟，虽然根据FB分频器比率进行乘法。S卩，Clk Out频率通常等于Ref Clk频率乘以FB分频器值。如此，例如，如果FB分频器106构成Div/8电路，那么，ClkOut频率...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。