移位寄存器单元、栅极扫描电路、驱动方法、显示装置与流程

本发明涉及显示技术领域，尤其是涉及一种移位寄存器单元、栅极扫描电路、驱动方法、显示装置。

背景技术：

GOA(Gate Driver On Array，栅极驱动电路集成到阵列基板上)是实现显示装置窄边化的一种重要手段。一般的，集成到阵列基板上的栅极驱动电路由多级的移位寄存器单元组成，每一级移位寄存器单元依次移位输出一个扫描脉冲到各行像素单元中的薄膜晶体管的栅极上，使得对应的薄膜晶体管导通，从而实现对各行像素单元的驱动过程。

现有技术中常见的栅极驱动电路中的每一级移位寄存器单元如图1所示主要由薄膜晶体管和电容器件构成，对于图1所示的移位寄存器单元来说(其时序图如图2所示)，在其本次输出扫描脉冲之后下一次输出扫描脉冲之间的过程中，由于耦合电容cp的存在，PU节点和OUT节点容易受到CLK高电平信号的影响，导致PU节点和OUT节点上容易产生电荷累积。尤其是在高温工作的情况下，薄膜晶体管TFT的阈值电压会发生温漂，导致PU节点和OUT节点上的电荷累积更为严重，可能导致该移位寄存器单元错误输出。如何提高对这些关键节点的复位能力，避免这些关键节点上电荷累积是这类栅极驱动电路的一个重要课题。

技术实现要素：

本发明的一个目的在于提供一种新型的移位寄存器单元，用以提高对其中的移位寄存器单元的复位能力，从而避免其中的各级移位寄存器单元在不该输出扫描脉冲的阶段错误输出扫描脉冲对应的电平。

为解决上述问题，本发明提供了一种移位寄存器单元、栅极扫描电路、显示装置。

一方面，提供了一种移位寄存器单元，包括输出模块、输入模块、复位模块、第一下拉控制模块、第二下拉控制模块以及第二节点控制模块：

所述输出模块，连接第一节点、第一时钟信号输入端以及移位寄存器单元输出端，用于在第一节点的控制下将第一时钟信号输入端的电位传输给移位寄存器单元输出端；

所述输入模块，连接第一节点、移位寄存器单元输入端，用于在移位寄存器单元输入端的控制下将移位寄存器单元输入端的电位传输给第一节点；

所述复位模块，连接复位控制信号输入端、第一节点、移位寄存器单元信号输出端以及信号控制端，用于在复位控制信号输入端的控制下将信号控制端的电位传输给第一节点和移位寄存器单元信号输出端；

所述第一下拉控制模块，连接第二节点、第一节点、移位寄存器单元信号输出端以及信号控制端，用于在第二节点的控制下将信号控制端的电位传输给第一节点和移位寄存器单元信号输出端；

所述第二下拉控制模块，连接第三节点、第一节点和移位寄存器单元信号输出端以及信号控制端，用于在第三节点的控制下将信号控制端的电位传输给第一节点和移位寄存器单元信号输出端；

所述第二节点控制模块，连接第一节点、第二节点、第二时钟信号输入端以及信号控制端，用于第一节点以及第二时钟信号输入端的控制下将信号控制端的电位或第二时钟信号输入端的电位输出给第二节点；

所述移位寄存器单元还包括第三节点控制信号输入端，与所述第三节点连接。

优选地，所述复位模块包括第二晶体管以及第五晶体管；

所述第二晶体管的栅极连接复位控制信号输入端，源极和漏极中的一个电极连接第一节点，另一个电极连接信号控制端，用于在复位控制信号输入端的控制下将第一节点与信号控制端导通；

所述第五晶体管的栅极连接复位控制信号输入端，源极和漏极中的一个电极连接移位寄存器单元输出端，另一个电极连接信号控制端，用于在复位控制信号输入端的控制下将移位寄存器单元输出端与信号控制端导通。

优选地，所述第一下拉控制模块包括第三晶体管以及第六晶体管；

所述第三晶体管的栅极连接第二节点，源极和漏极中的一个电极连接第一节点，另一个电极连接信号控制端，用于在第二节点的控制下将第一节点与信号控制端导通；

所述第六晶体管的栅极连接第二节点、源极和漏极中的一个电极连接移位寄存器单元信号输出端，另一个电极连接信号控制端，用于在第二节点的控制下将移位寄存器单元信号输出端与信号控制端导通。

优选地，所述第二下拉控制模块包括第一晶体管和第四晶体管；

所述第一晶体管的栅极连接第三节点，源极和漏极中的一个电极连接第一节点，另一个电极连接信号控制端，用于在第三节点的控制下将第一节点与信号控制端导通；

所述第四晶体管的栅极连接第三节点，源极和漏极中的一个电极连接移位寄存器单元输出端，另一个电极连接信号控制端导通，用于在第三节点的控制下将移位寄存器单元输出端与信号控制端导通。

优选地，所述第二节点控制模块包括第八晶体管、第九晶体管、第十晶体管以及第十一晶体管；

其中，第八晶体管的栅极以及源极和漏极中的一个电极连接第二时钟信号输入端，另一个电极连接第四节点，用于在第二时钟信号输入端的控制下将第二时钟信号输入端与第四节点导通；

第九晶体管的栅极连接第四节点，源极和漏极中的一个电极连接第二时钟信号输入端，另一个电极连接第二节点，用于在第四节点的控制下将第二时钟信号输入端与第二节点导通；

第十晶体管的栅极连接第一节点，源极和漏极中的一个电极连接第四节点，另一个电极连接信号控制端，用于在第一节点的控制下将第四节点与信号控制端导通；

第十一晶体管的栅极连接第一节点，源极和漏极中的一个电极连接第二节点，另一个电极连接信号控制端，用于在第一节点的控制下将第二节点与信号控制端导通。

优选地，还包括第三下拉控制模块；

所述第三下拉控制模块连接第二时钟信号输入端、移位寄存器单元信号输出端以及信号控制端，用于在第二时钟信号输入端的控制下将信号控制端的电位传输给移位寄存器单元信号输出端。

优选地，所述第三下拉控制模块包括第七晶体管；

第七晶体管的栅极连接第二时钟信号输入端，源极和漏极中的一个电极连接移位寄存器单元信号输出端，另一个电极连接信号控制端，用于在第二时钟信号输入端的控制下将移位寄存器单元信号输出端与信号控制端导通。

优选地，所述输入模块包括第十二晶体管；

所述第十二晶体管的栅极连接移位寄存器单元输入端，源极和漏极中的一个电极连接移位寄存器单元输入端，另一个电极连接第一节点，用于在移位寄存器单元输入端的控制下将移位寄存器单元输入端与第一节点导通。

优选地，所述输出模块包括第十三晶体管和第一电容；

所述第十三晶体管的栅极连接第一节点，源极和漏极中的一个电极连接第一时钟信号输入端，另一个电极连接移位寄存器单元输出端，用于在第一节点的控制下将第一时钟信号输入端与移位寄存器单元输出端导通；第一电容的一端连接第一节点，另一端连接移位寄存器单元信号输出端。

另一方面，提供了一种栅极扫描电路，包括：多个级联的移位寄存器单元，所述移位寄存器单元为如上述所述的移位寄存器单元，还包括和多条时钟信号线；

其中，奇数级的各个移位寄存器单元的第一时钟信号端均连接第一时钟信号线，第二时钟信号端均连接第二时钟信号线；偶数级的各个移位寄存器单元的第一时钟信号端均连接第二时钟信号线，第二时钟信号端均连接第一时钟信号线；

相邻两级的移位寄存器单元中：上一级移位寄存器单元的移位寄存器单元输出端连接下一级移位寄存器单元的移位寄存器单元输入端，上一级移位寄存器单元的复位控制信号输入端连接下一级移位寄存器单元的移位寄存器单元输出端，上一级移位寄存器单元的第三节点控制信号输入端连接下一级移位寄存器单元的第二节点。

另一方面，还提供了一种驱动方法，用于驱动上述所述的栅极扫描电路，其特征在于，包括：

在辅助复位阶段，第n级移位寄存器单元的第三节点在第n+1级移位寄存器单元的第二节点的控制下对第n级移位寄存器单元进行复位，其中n为正整数。

另一方面，提供了一种显示装置，包括上述所述的栅极扫描电路。

本发明提供的移位寄存器单元中，第二下拉控制模块与第三节点相连，用于在第三节点控制信号输入端的控制下，与复位模块以及第一下拉控制模块相配合，在该移位寄存器单元不应输出扫描脉冲的阶段共同对该移位寄存器单元进行复位，从而能够有效避免该移位寄存器单元在不该输出扫描脉冲的阶段输出扫描脉冲。

附图说明

通过参考附图会更加清楚的理解本发明的特征信息和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：

图1为现有的移位寄存器单元结构示意图；

图2为现有的移位寄存器单元对应的时序示意图；

图3为本发明提供的一种移位寄存器单元模块结构示意图；

图4为本发明提供的栅极扫描电路结构示意图；

图5为本发明提供的移位寄存器单元电路结构示意图；

图6为本发明提供的又一种移位寄存器单元模块结构示意图；

图7为本发明提供的移位寄存器单元对应的时序图；

图8为本发明提供的移位寄存器单元对应的时序图。

具体实施方式

为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。

第一方面，本发明提供了一种移位寄存器单元，参见图3，包括输出模块100、输入模块200、复位模块300、第一下拉控制模块400、第二下拉控制模块500以及第二节点控制模块600：

输出模块100，连接第一节点PU、第一时钟信号输入端CLK以及移位寄存器单元输出端OUTPUT，用于在第一节点PU的控制下将第一时钟信号输入端CLK的电位传输给移位寄存器单元输出端OUTPUT；

输入模块200，连接第一节点PU、移位寄存器单元输入端INPUT，用于在移位寄存器单元输入端INPUT的信号的控制下将移位寄存器单元输入端INPUT的电位传输给第一节点PU；

复位模块300，连接复位控制信号输入端RESET、第一节点PU、移位寄存器单元信号输出端OUTPUT以及信号控制端VSS，用于在复位控制信号输入端RESET的信号的控制下将信号控制端VSS的电位传输给第一节点PU和移位寄存器单元信号输出端OUTPUT；

第一下拉控制模块400，连接第二节点PD1、第一节点PU、移位寄存器单元信号输出端OUTPUT以及信号控制端VSS，用于在第二节点PD1的控制下将信号控制端VSS的电位传输给第一节点PU和移位寄存器单元信号输出端OUTPUT；

第二下拉控制模块500，连接第三节点PD2、第一节点PU和移位寄存器单元信号输出端OUTPUT以及信号控制端VSS，用于在第三节点PD2的控制下将信号控制端VSS的电位传输给第一节点PU和移位寄存器单元信号输出端OUTPUT；

第二节点控制模块600，连接第一节点PU、第二节点PD1、第二时钟信号输入端CLKB以及信号控制端VSS，用于在第一节点PU以及第二时钟信号输入端CLKB的控制下将信号控制端VSS的电位或第二时钟信号输入端CLKB的电位输出给第二节点PD1；

移位寄存器单元还包括第三节点控制信号输入端，与第三节点PD2连接。

本发明提供的移位寄存器单元中，第二下拉控制模块与第三节点相连，用于在第三节点控制信号输入端的信号的控制下与复位模块以及第一下拉控制模块相配合，在该移位寄存器单元不应输出扫描脉冲的阶段共同对该移位寄存器单元进行复位，从而能够有效避免该移位寄存器单元在不该输出扫描脉冲的阶段输出扫描脉冲。

第二方面，本发明提供了一种栅极扫描电路，如图4所示，包括多个级联的移位寄存器单元，移位寄存器单元为第一方面所述的移位寄存器单元，还包括多条时钟信号线。

其中，奇数级的各个移位寄存器单元的第一时钟信号端CLK均连接第一时钟信号线CLK，第二时钟信号端CLKB均连接第二时钟信号线CLKB；偶数级的各个移位寄存器单元的第一时钟信号端CLK均连接第二时钟信号线CLKB，第二时钟信号端均连接第一时钟信号线CLK；

相邻两级的移位寄存器单元中：上一级移位寄存器单元的移位寄存器单元输出端OUTPUT连接下一级移位寄存器单元的移位寄存器单元输入端INPUT，上一级移位寄存器单元的复位控制信号输入端RESET连接下一级移位寄存器单元的移位寄存器单元输出端OUTPUT，上一级移位寄存器单元的第三节点控制信号输入端(即第三节点)连接下一级移位寄存器单元的第二节点PD1。

本发明提供的栅极扫描电路中，上一级移位寄存器单元的第三节点控制信号输入端连接下一级移位寄存器单元的第二节点PD1，从而使得第一方面所述的移位寄存器单元中第二下拉控制模块能够在下一级移位寄存器单元的第二节点PD1控制下，与复位模块以及第一下拉控制模块相配合，在该移位寄存器单元不应输出扫描脉冲的阶段共同对该移位寄存器单元进行复位，从而能够有效避免该移位寄存器单元在不该输出扫描脉冲的阶段输出扫描脉冲。

下面结合图5所示电路图对本发明提供的移位寄存器单元进行具体说明：

复位模块300可以包括第二晶体管M2以及第五晶体管M5。其中，第二晶体管M2的栅极连接复位控制信号输入端RESET，源极和漏极中的一个电极连接第一节点PU，另一个电极连接信号控制端VSS，用于在复位控制信号输入端RESET的控制下将第一节点PU与信号控制端VSS导通。第五晶体管M5的栅极连接复位控制信号输入端RESET，源极和漏极中的一个电极连接移位寄存器单元输出端OUTPUT，另一个电极连接信号控制端VSS，用于在复位控制信号输入端RESET的控制下将移位寄存器单元输出端OUTPUT与信号控制端VSS导通。

下面以第二晶体管M2以及第五晶体管M5均为N型TFT为例，对复位模块300的工作原理进行详细说明：当复位控制信号输入端RESET为低电平时，第二晶体管M2以及第五晶体管M5均关断，此时，第一节点PU以及移位寄存器单元输出端OUTPUT的电位不受信号控制端VSS的影响。当复位控制信号输入端RESET为高电平时，第二晶体管M2以及第五晶体管M5均导通，使得第一节点PU与信号控制端VSS导通，移位寄存器单元输出端OUTPUT与信号控制端VSS导通。这里的信号控制端VSS可以为施加低电平直流信号的信号控制端，因此使得第一节点PU的电压被置为低电平，移位寄存器单元输出端OUTPUT的电压被置为低电平，从而实现将第一节点PU以及移位寄存器单元输出端OUTPUT复位的功能。当然在具体实施时，这里的复位模块300也可以通过其他方式实施，在能够实现上述的复位模块300的功能的前提下，复位模块300具体为何种结构不会影响本发明的保护范围。

第一下拉控制模块400可以包括第三晶体管M3以及第六晶体管M6。其中，第三晶体管M3的栅极连接第二节点PD1，源极和漏极中的一个电极连接第一节点PU，另一个电极连接信号控制端VSS，用于在第二节点PD1的控制下将第一节点PU与信号控制端VSS导通；第六晶体管M6的栅极连接第二节点PD1、源极和漏极中的一个电极连接移位寄存器单元信号输出端OUTPUT，另一个电极连接信号控制端VSS，用于在第二节点PD1的控制下将移位寄存器单元信号输出端OUTPUT与信号控制端VSS导通。

下面以第三晶体管M3以及第六晶体管M6均为N型TFT为例，对第一下拉控制模块400的工作原理进行详细说明：当第二节点PD1为低电平时，第三晶体管M3以及第六晶体管M6均关断。此时，第一节点PU以及移位寄存器单元输出端OUTPUT的电位不受信号控制端VSS的影响。当第二节点PD1为高电平时，第三晶体管M3以及第六晶体管M6均导通，从而使得第一节点PU与信号控制端VSS导通，移位寄存器单元输出端OUTPUT与信号控制端VSS导通。这里的信号控制端VSS可以为施加低电平直流信号的信号控制端，因此第二晶体管M2导通之后第一节点PU的电压被置为低电平，第五晶体管M5导通之后移位寄存器单元输出端OUTPUT的电压被置为低电平，从而实现在第二节点PD1为高电平的阶段将第一节点PU以及移位寄存器单元输出端OUTPUT的电位进行下拉的功能。当然在具体实施时，这里的第一下拉控制模块400也可以通过其他方式实施，在能够实现上述的第一下拉控制模块400的功能的前提下，第一下拉控制模块400具体为何种结构不会影响本发明的保护范围。

第二节点控制模块600可以包括第八晶体管M8、第九晶体管M9、第十晶体管M10以及第十一晶体管M11。

其中，第八晶体管M8的栅极连接第二时钟信号输入端CLKB，且源极和漏极中的一个电极也连接第二时钟信号输入端CLKB，另一个电极连接第四节点PDCN，用于在第二时钟信号输入端CLKB的控制下将第二时钟信号输入端CLKB与第四节点PDCN导通；第九晶体管M9的栅极连接第四节点PDCN，源极和漏极中的一个电极连接第二时钟信号输入端CLKB，另一个电极连接第二节点PD1，用于在第四节点PDCN的控制下将第二时钟信号输入端CLKB与第二节点PD1导通；第十晶体管M10的栅极连接第一节点PU，源极和漏极中的一个电极连接第四节点PDCN，另一个电极连接信号控制端VSS，用于在第一节点PU的控制下将第四节点PDCN与信号控制端VSS导通；第十一晶体管M11的栅极连接第一节点PU，源极和漏极中的一个电极连接第二节点PD1，另一个电极连接信号控制端VSS，用于在第一节点PU的控制下将第二节点PD1与信号控制端VSS导通。

下面以第八晶体管M8、第九晶体管M9、第十晶体管M10以及第十一晶体管M11均为N型晶体管为例，对第二节点控制模块600的工作原理进行详细说明：

当第一节点为高电平时，且第二时钟信号输入端CLKB为高电平时，第十晶体管M10、第十一晶体管M11以及第八晶体管M8导通。此时，第四节点PDCN与信号控制端VSS导通，同时第四节点PDCN还与第二时钟信号输入端CLKB导通。这时，可以通过设置信号控制端VSS的电压与第二时钟信号输入端CLKB的电压值和/或设置第十晶体管M10和第八晶体管M8的宽长比，使得第四节点PDCN当前的电压值低于第九晶体管M9的开启电压，从而使得第九晶体管M9关断，第二节点PD1在信号控制端VSS的作用下被置为低电平；

当第一节点为高电平时，且第二时钟信号输入端CLKB为低电平时，第十晶体管M10和第十一晶体管M11导通，第八晶体管M8关断，第四节点PDCN在信号控制端VSS的作用下被置为低电平，因此第九晶体管M9关断，从而使得第二节点在信号控制端VSS的作用下被置为低电平；

当第一节点为低电平时，且第二时钟信号输入端CLKB为高电平时，第十晶体管M10与第十一晶体管M11关断，第八晶体管M8导通。由于第八晶体管M8导通使得第四节点在第二时钟信号输入端CLKB的作用下被置为高电平。在第四节点PDCN置为高电平之后第九晶体管M9导通，从而使得第二节点PD1在第四节点PDCN的作用下被置为高电平；

当第一节点为低电平时，且第二时钟信号输入端CLKB为低电平时，第八晶体管M8、第十晶体管M10以及第十一晶体管M11均关断。第四节点PDCN的电压低于第九晶体管M9导通的开启电压，因此第九晶体管M9也关断。此时，第二节点PD1为低电平状态。

简单来说，上述第二节点控制模块600的工作原理可以简单概括为：在第一节点PU为高电平时，使第二节点PD1保持低电平状态。在第一节点PU为低电平时，使第二节点PD1的电位与第二时钟信号输入端CLKB的电位始终保持一致。

可以理解的是，这里的第二节点控制模块600也可以通过其他方式实施，在能够实现上述的第二节点控制模块600的功能的前提下，第二节点控制模块600具体为何种结构不会影响本发明的保护范围。

第二下拉控制模块500可以包括第一晶体管M1和第四晶体管M4。其中，第一晶体管M1的栅极连接第三节点PD2，源极和漏极中的一个电极连接第一节点PU，另一个电极连接信号控制端VSS，用于在第三节点PD2的控制下将第一节点PU与信号控制端VSS导通。第四晶体管M4的栅极连接第三节点PD2，源极和漏极中的一个电极连接移位寄存器单元输出端OUTPUT，另一个电极连接信号控制端VSS导通，用于在第三节点PD2的控制下将移位寄存器单元输出端OUTPUT与信号控制端VSS导通。

第二下拉控制模块500的工作原理如下：当第三节点PD2在下一级移位寄存器的PD1(n+1)的作用下为低电平时，第一晶体管M1以及第四晶体管M4均关断，第一节点PU以及移位寄存器单元输出端OUTPUT的电位不受信号控制端VSS的影响。当第三节点PD2在下一级移位寄存器的PD1(n+1)的作用下为高电平时，第一晶体管M1以及第四晶体管M4均导通，从而使得第一节点PU与信号控制端VSS导通，移位寄存器单元输出端OUTPUT与信号控制端VSS导通。因此在第一晶体管M1导通之后第一节点PU的电压被置为低电平，在第四晶体管M4导通之后移位寄存器单元输出端OUTPUT的电压被置为低电平，从而将第一节点PU以及移位寄存器单元输出端OUTPUT的电位进行进一步下拉。当然在具体实施时，这里的第二下拉控制模块500也可以通过其他方式实施，在能够实现上述的第二下拉控制模块500的功能的前提下，第二下拉控制模块500具体为何种结构不会影响本发明的保护范围。

在具体实施时，为了对移位寄存器单元输出端OUTPUT在非输出阶段的电平进行进一步下拉，在具体实施时，如图6所示，本发明提供的移位寄存器还包括第三下拉控制模块700。

其中，第三下拉控制模块700连接第二时钟信号输入端CLKB、移位寄存器单元信号输出端OUTPUT以及信号控制端VSS，用于在第二时钟信号输入端CLKB的控制下将信号控制端VSS的电位传输给移位寄存器单元信号输出端OUTPUT。

如图5所示，第三下拉控制模块700可以包括第七晶体管M7。第七晶体管M7的栅极连接第二时钟信号输入端CLKB，源极和漏极中的一个电极连接移位寄存器单元信号输出端OUTPUT，另一个电极连接信号控制端VSS，用于在第二时钟信号输入端CLKB的为高电平时将移位寄存器单元信号输出端OUTPUT与信号控制端VSS导通，从而将移位寄存器单元信号输出端OUTPUT进一步拉低。

此外，输入模块200可以具体包含一个第十二晶体管M12，该第十二晶体管M12的栅极连接移位寄存器单元的输入端INPUT，且源极和漏极中的一个电极也连接移位寄存器单元输入端INPUT，源极和漏极中的另一个电极连接第一节点PU；用于在移位寄存器单元输入端INPUT的控制下将移位寄存器单元输入端INPUT与第一节点PU导通。

而输出模块100可以具体包括第十三晶体管M13和第一电容C1；第十三晶体管M13的栅极连接第一节点PU，源极和漏极中的一个电极连接第一时钟信号输入端CLK，另一个电极连接移位寄存器单元输出端OUTPUT，适于在第一节点PU的控制下将第一时钟信号输入端CLK与移位寄存器单元输出端OUTPUT导通；第一电容C1的一端连接第一节点PU，另一端连接移位寄存器单元信号输出端OUTPUT。

在能够达到本发明的基本目的的前提下，输入模块200、输出模块100具体采用何种结构也不会影响本发明的保护范围。

下面结合图7以及图8所示的时序图，对由多个如图5所示的第n级移位寄存器单元组成的栅极扫描电路进行驱动的其中一种驱动方法以及其实现其功能的原理进行详细阐述。为方便说明，下面以各个晶体管为N型晶体管为例对各个阶段的工作原理进行详细说明。

该驱动方法可以具体包括：

在辅助复位阶段，第n级移位寄存器单元的第三节点在第n+1级移位寄存器单元的第二节点的控制下对第n级移位寄存器单元进行复位，其中n为正整数。这样保证第n级移位寄存器单元不受第一时钟信号端的影响，能够在非扫描阶段持续输出稳定的非扫描信号。

在第一阶段t1，对于第n级移位寄存器SR(n)来说，移位寄存器单元输入端INPUT上输入高电平，会将晶体管M12导通；晶体管M12的导通导致第一节点PU的电压与移位寄存器单元输入端INPUT相同，被置为高电平；第一节点PU被拉高，导致晶体管M13导通，晶体管M13的导通使得移位寄存器单元输出端OUTPUT连接到第一时钟信号输入端CLK上，由于此时第一时钟信号输入端CLK为低电平，则移位寄存器单元输出端OUTPUT为低电平；由于第一节点PU被拉高，晶体管M10导通，则使得第二节点PD1与信号控制端VSS相连，由于信号控制端VSS一般输入低电平，因此第二节点PD被置为低电平；第二节点PD为低电平会导致晶体管M3以及晶体管M6被关断；并且该阶段，复位控制信号输入端RESET为低电平，使得晶体管M2、M5均关断。此外，由于第一节点PU被拉高，晶体管M11导通，还使得第四节点PDCN与信号控制端VSS相连。但第四节点PDCN还受到第二时钟信号输入端CLKB的控制，此时第二时钟信号输入端CLKB为高电平，使得晶体管M8导通，第四节点PDCN与第二时钟信号输入端CLKB相连。然而由于对信号控制端VSS的电压以及第二时钟信号输入端CLKB的电压进行了设置，和/或对晶体管M8以及晶体管M10的宽长比的设置，此时的第四节点PDCN的电压为低于晶体管M9开启电压的电压，因此晶体管M9此时关断，使得第二节点PD1不会在这一阶段被CLKB拉高。在CLKB的作用下，晶体管M7导通，使移位寄存器单元输出端OUTPUT在这一阶段保持低电位。

此外，第三节点PD2连接第n+1级移位寄存器SR(n+1)的第二节点PD1，由于第n+1级移位寄存器SR(n+1)的此时尚未接收到移位寄存器第n级移位寄存器SR(n)的输入，因此第一节点PU点为低电平，此时第n+1级移位寄存器SR(n+1)的第二节点PD1只受到第n+1级移位寄存器SR(n+1)的CLKB的影响。而在这一阶段第n+1级移位寄存器SR(n+1)的CLKB为低电平，因此第n+1级移位寄存器SR(n+1)的第二节点PD1为低电平，因此，第n级移位寄存器SR(n)的第三节点PD2在这一阶段为低电平，晶体管M1与M4均关断，从而避免将第一节点PU拉低。该阶段完成了对第一节点PU的电压拉高的过程。

另一方面，对于第n+1级移位寄存器SR(n+1)来说，由于第一节点PU尚未被置为高电平，此时晶体管M10以及M11均关断。由于CLKB此时为低电平，因此晶体管M8以及M9均关断，第二节点PD1以及第四节点PDCN均为低电平，所以在这一阶段内第n+1级移位寄存器SR(n+1)的第二节点PD1不会对第n级移位寄存器SR(n)的第三节点PD2造成影响，使第n级移位寄存器SR(n)的第三节点PD2保持低电平状态，避免在此阶段将第n级移位寄存器SR(n)的第一节点PU拉低。

在第一阶段t1之后的第二阶段t2，对于第n级移位寄存器SR(n)来说，移位寄存器单元输入端INPUT为低电平，晶体管M12关断，第二时钟信号端CLKB为低电平，晶体管M7、晶体管M8以及晶体管M9关断，使得第四节点PDCN不受到CLKB的影响，第一时钟信号端CLK为高电平，此时第一节点PU被第一电容C1维持为高电平，因此晶体管M13导通，使得移位寄存器单元输出端OUTPUT置为第一时钟信号端CLK1的电平，即高电平，在第一电容C1的耦合作用下，第一节点PU进一步被拉高，移位寄存器单元输出端OUTPUT开始输出高电平的电压；该阶段，第一节点PU为高电平，晶体管M10以及M11导通，使得第四节点PDCN以及第二节点PD1被置为低电平，从而使得晶体管M3以及M6保持关断状态，避免将第一节点PU拉低；

对于第n+1级移位寄存器SR(n+1)来说，在第二阶段t2，其移位寄存器单元输入端INPUT为高电平，第一时钟信号端CLK此时为低电平，第二时钟信号端CLKB此时为高电平；接入的信号的情况与第n级移位寄存器SR(n)在第一阶段的情况完全相同，此时第n+1级移位寄存器SR(n+1)中的第一节点PU也被置为高电平；相应的第四节点PDCN以及第二节点PD1被置为低电平；

这样在第二阶段t2，在第n级移位寄存器SR(n)中的复位控制信号输入端RESET为低电平，由于此时第n+1级移位寄存器SR(n+1)的移位寄存器单元输出端OUTPUT为低电平，则第n+1级移位寄存器SR(n+1)的复位控制信号输入端RESET也为低电平，使得晶体管M2以及M5关断，另外第n+1级移位寄存器SR(n+1)的第二节点PD1也为低电平，使得第n级移位寄存器SR(n)的第三节点PD2不会被置为高电平，因此晶体管M1以及M4关断，从而避免将第一节点PU置为低电平，保证第n级移位寄存器SR(n)能够很好的输出高电平的移位寄存器单元；

在第三阶段t3，第n+1级移位寄存器SR(n+1)接入的信号的情况与第n级移位寄存器SR(n)在第二阶段t2中关键节点的电平状态完全相同，相应的，此时第n+1级移位寄存器SR(n+1)中关键节点的状态与第n级移位寄存器SR(n)在第二阶段t2中关键节点的电平状态完全相同；此时，第n+1级移位寄存器SR(n+1)的移位寄存器单元输出端OUTPUT开始输出高电平的扫描脉冲，从而使得第n级移位寄存器SR(n)中的复位控制信号输入端RESET被置为高电平，晶体管M2以及M5导通；此时CLKB为高电平，晶体管M7、M8导通，第四节点PDCN被置为高电平，晶体管M9导通，进而使得第n级移位寄存器SR(n)的第二节点PD1与CLKB导通被置为高电平；第二节点PD1为高电平，使得晶体管M3以及M6导通；在晶体管M2以及M5，晶体管M3以及M6以及晶体管M7的作用下，第n级移位寄存器SR(n)的第一节点PU和移位寄存器单元输出端OUTPUT均被置为低电平；使得第n级移位寄存器SR(n)的移位寄存器单元输出端OUTPUT不再输出高电平的电压，从而实现在该阶段利用复位模块300(包括晶体管M2以及M5)以及第一下拉控制模块400(包括晶体管M3以及M6)对第n级移位寄存器SR(n)的第一节点PU以及移位寄存器单元输出端OUTPUT的复位；

可以理解的是，由于在该阶段之后至下一帧的第一阶段之前，第n级移位寄存器SR(n)中的第一节点PU均不会被置为高电平，使得在该阶段之后，第二节点PD1的电平状态与第二时钟信号端CLKB的电平状态一致，每一次第二时钟信号CLKB为高电平时，第一下拉控制模块400(包括晶体管M3以及M6)均会对第一节点PU以及移位寄存器单元输出端OUTPUT进行一次复位；

另外，在该阶段时对第n+1级移位寄存器SR(n+1)来说，其接入的信号状态与第n级移位寄存器SR(n)在第二阶段t2时的状态相同，因此第n+1级移位寄存器SR(n+1)在该阶段第二节点PD1为低电平，所以此时第n级移位寄存器SR(n)的第三节点PD2也为低电平，使得晶体管M1以及M4关断，在本阶段中对第一节点不起到下拉的作用；

在第四阶段t4(即辅助复位阶段)，第n+1级移位寄存器SR(n+1)接入的信号的情况与第n级移位寄存器SR(n)在第三阶段t3中关键节点的电平状态完全相同，相应的，此时第n+1级移位寄存器SR(n+1)中关键节点的状态与第n级移位寄存器SR(n)在第三阶段t3中关键节点的电平状态完全相同；即在第n+1级移位寄存器SR(n+1)中，第二节点PD1会被置为高电平，因此，在该阶段内第n级移位寄存器SR(n)的第三节点PD2为高电平，使得晶体管M1和M4导通，将第一节点PU以及移位寄存器单元输出端OUTPUT进行下拉复位；

可以理解的是，在该阶段之后至这一帧结束的期间内，由于第n级移位寄存器SR(n)接入的CLKB信号与第三节点控制输入端接入的第n+1级移位寄存器SR(n+1)的第二节点PD1信号互为相反的信号，因此，在CLKB以及第n+1级移位寄存器SR(n+1)的第二节点PD1的控制下，第二节点PD1与第三节点PD2交替被置为高电平，使得第一下拉控制模块300(包括晶体管M3、M6)以及第二下拉控制模块400(包括晶体管M1和M4)交替对第一节点PU以及移位寄存器单元输出端OUTPUT进行下拉复位，避免该移位寄存器单元在不该输出扫描脉冲的阶段输出扫描脉冲。

综合上述的分析可以得知，对于本发明提供的移位寄存器单元以及栅极驱动电路来说，在每一级移位寄存器单元中的各个模块能够实现相应的功能的前提下，各个模块如何实现并不会影响本发明的实施，相应的技术方案也均应该落入本发明的保护范围。

第三方面，本发明还提供了一种显示装置，包括第二方面所述的栅极扫描电路。

这里的显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。