显示面板及其驱动方法、显示装置与流程

本公开实施例涉及显示技术领域，特别涉及一种显示面板及其驱动方法、显示装置。

背景技术：

在显示领域特别是oled(organiclight-emittingdiode，有机发光二极管)显示领域中，随着oled显示产品的快速发展，人们对oled显示产品的性能要求也越来越高，尤其是高分辨率高品质的oled显示产品。但目前，在oled显示面板中，栅极驱动电路的电路结构的复杂性很难满足oled显示面板的高分辨率、窄边框的要求。

因此，如何实现oled显示面板的高分辨率和窄边框成为目前亟待解决的技术问题。

技术实现要素：

本公开实施例旨在至少解决现有技术中存在的技术问题之一，提供了一种显示面板及其驱动方法、显示装置。

第一方面，本公开实施例提供了一种显示面板，该显示面板包括：多个栅线组、栅极驱动电路和呈阵列排布且被划分为多个子像素单元组的多个子像素单元；每个所述子像素单元组包括n行所述子像素单元，其中，n≥2；每个所述子像素单元组与每个所述栅线组一一对应设置，每个所述栅线组包括n+1行栅线；所述子像素单元包括发光单元、被配置为驱动所述发光单元进行发光的像素驱动电路以及被配置为对所述像素驱动电路进行感测的感测电路；

所述栅极驱动电路包括多个依次排列的输出端，所述输出端与所述栅线一一对应连接，所述栅极驱动电路被配置为向各所述输出端对应连接的栅线输出栅极扫描信号；

针对每个子像素单元组，在该子像素单元组中，第n行子像素单元的像素驱动电路与对应栅线组中的第n行栅线对应连接；在该子像素单元组中，第n子像素单元的感测电路与对应栅线组中的第n+1行栅线对应连接；其中，1≤n≤n。

在一些实施例中，还包括多条感测信号线和与每列子像素单元一一对应的数据线，所述像素驱动电路包括数据写入电路、存储电路和驱动电路；所述数据写入电路、所述存储电路和所述驱动电路均与第一节点连接，所述驱动电路、所述存储电路、所述感测电路和所述发光单元均与第二节点连接；所述发光单元还与第二电源端连接；

所述数据写入电路还与对应的栅线和所在列对应的数据线连接，所述数据写入电路被配置为接收对应的栅线传输的所述栅极扫描信号，并响应于所述栅极扫描信号的控制，将对应的所述数据线输出的数据信号写入所述第一节点；

所述驱动电路还与第一电源端连接，所述驱动电路被配置为响应于所述第一节点输出的处于有效电平状态的信号的控制，向所述第二节点输出驱动电流，以驱动所述发光单元进行发光；

所述感测电路还与对应的所述感测信号线和对应的栅线连接，所述感测电路被配置为接收对应的栅线传输的所述栅极扫描信号，并响应于所述栅极扫描信号的控制，将对应的所述感测信号线输出的初始信号写入所述第二节点或者从所述第二节点感测出感测电压信号；

所述存储电路被配置为存储写入所述第一节点的所述数据信号和写入所述第二节点的所述初始信号。

在一些实施例中，所述数据写入电路包括扫描晶体管，所述扫描晶体管的第一极与对应的数据线连接，所述扫描晶体管的第二极连接至所述第一节点，所述扫描晶体管的控制极与对应的栅线连接。

在一些实施例中，所述驱动电路包括驱动晶体管，所述驱动晶体管的第一极与所述第一电源端连接，所述驱动晶体管的第二极连接至所述第二节点，所述驱动晶体管的控制极连接至所述第一节点。

在一些实施例中，所述感测电路包括感测晶体管，所述感测晶体管的第一极与对应的感测信号线连接，所述感测晶体管的第二极连接至所述第二节点，所述感测晶体管的控制极与对应的栅线连接。

在一些实施例中，所述存储电路包括存储电容，所述存储电容的第一端连接至所述第一节点，所述存储电容的第二端连接至所述第二节点。

在一些实施例中，每m列所述子像素单元的所述感测电路对应设置一条所述感测信号线，其中，m≥2。

在一些实施例中，m为6。

在一些实施例中，每i列所述子像素单元的驱动电路对应设置一条电源走线，所述第一电源端与对应的所述电源走线连接，所述电源走线被配置为向对应的所述第一电源端提供电源电压，其中，i≥2。

在一些实施例中，i为6。

在一些实施例中，n为4。

第二方面，本公开实施例提供了一种显示装置，该显示装置包括上述任一实施例所述的显示面板。

第三方面，本公开实施例提供了一种显示面板的驱动方法，该显示面板采用上述任一实施例所述的显示面板，该驱动方法包括用于一帧的显示阶段和消隐阶段；其中，在所述显示阶段，针对每个子像素单元，通过该子像素单元的像素驱动电路驱动该子像素单元的发光单元进行发光；

在所述消隐阶段，从所有行子像素单元中随机选择第j行子像素单元，通过该第j行子像素单元的感测电路对该第j行子像素单元的像素驱动电路进行感测。

在一些实施例中，所述显示阶段包括数据写入阶段、保持阶段和发光阶段；

在所述数据写入阶段，通过所述数据写入电路将对应的所述数据线输出的数据信号写入所述第一节点；通过所述感测电路将所述感测信号线输出的初始信号写入所述第二节点；

在所述保持阶段，通过所述存储电路使得所述第一节点的信号保持为所述数据信号，以及使得所述第二节点的信号保持为所述初始信号；

在所述发光阶段，通过所述驱动电路向所述第二节点输出驱动电流，以驱动所述发光单元进行发光。

在一些实施例中，所述消隐阶段包括重置阶段、充电阶段、感测阶段、复位阶段和数据写回阶段；

在所述重置阶段，通过第j行子像素单元的所述数据写入电路将对应的所述数据线输出的数据信号写入所述第一节点，通过第j行子像素单元的所述感测电路将所述感测信号线输出的初始信号写入所述第二节点；

在所述充电阶段，通过第j行子像素单元的所述驱动电路对所述感测电路进行充电；

在所述感测阶段，通过第j行子像素单元的所述感测电路从所述第二节点感测出感测电压信号；

在所述复位阶段，通过第j行子像素单元的所述感测电路将所述感测信号线输出的初始信号写入所述第二节点，以对所述第二节点进行复位；

在所述数据写回阶段，通过第j行子像素单元的所述数据写入电路将对应的所述数据线输出的数据信号写入所述第一节点。

附图说明

图1为本公开实施例提供的一种显示面板的结构示意图；

图2为图1中的显示面板的一种具体实现方式的结构示意图；

图3为图2中的显示面板的一种具体实现方式的结构示意图；

图4为图3中所示的显示面板在一帧的显示阶段中工作时的信号时序图；

图5为图3中所示的各栅线在一帧的显示阶段工作时的信号时序图；

图6为图3所示的显示面板在一帧的消隐阶段中工作时的信号时序图；

图7为图1中所示的显示面板中的一种栅极驱动电路的结构示意图；

图8为图7中移位寄存器单元的一种具体实现方式的结构示意图；

图9为图1中所示的显示面板中的另一种栅极驱动电路的结构示意图；

图10为图9中每个栅极驱动子电路中第n级移位寄存器单元的一种具体实现方式的结构示意图；

图11为图1中所示的显示面板中的又一种栅极驱动电路的结构示意图；

图12为图11中每个栅极驱动子电路中第1级移位寄存器单元的一种具体实现方式的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本公开实施例的技术方案，下面将结合本公开实施例的附图对本公开实施例所提供的显示面板及其驱动方法、显示装置的技术方案进行清楚、完整地描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

需要说明的是，本公开实施例中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。

此外，按照晶体管特性，可将晶体管分为n型晶体管和p型晶体管；当晶体管为n型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为p型晶体管时，其导通电压为低电平电压，截止电压为高电平电压。本公开实施例中的“有效电平”是指能够控制相应晶体管导通的电压，“非有效电平”是指能够控制相应晶体管截止的电压；因此，当晶体管为n型晶体管时，有效电平是指高电平，非有效电平是指低电平；当晶体管为p型晶体管时，有效电平是指低电平，非有效电平是指高电平。

在下面本公开各实施例的描述中，以各晶体管均为n型晶体管为例进行示例性说明。此时，有效电平是指高电平，相应的，有效电平状态是指高电平状态，非有效电平是指低电平，相应的，非有效电平状态是指低电平状态。本领域技术人员应该知晓的是，下述本公开各实施例中的各晶体管还可以为p型晶体管。

在本公开的实施例中，为了说明的目的，对于具有外部补偿功能的oled显示面板而言，定义“一帧”、“每帧”或“某一帧”画面包括依次进行的显示阶段和消隐阶段；在对oled显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在一帧画面显示中，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号。例如，在一帧的显示阶段，栅极驱动电路可以提供用于扫描晶体管的扫描驱动信号，该驱动信号可以驱动显示面板中的多行子像素单元从第一行到最后一行完成完整的一幅图像的扫描显示，在一帧的消隐时段，栅极驱动电路可以提供用于感测晶体管的感测驱动信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

需要说明的是，对oled显示面板中的子像素单元进行外部补偿，其过程属于本领域的常规技术，具体补偿过程和原理，此处不再具体赘述。

如上所述，在栅极驱动电路驱动一个显示面板中的多行子像素单元时，如果要实现外部补偿，则需要该栅极驱动电路不仅可以输出用于显示时段的扫描驱动信号，同时还需要输出用于消隐时段的感测驱动信号。例如，对于一个包括n行子像素单元的显示面板，栅极驱动电路需要设置2n个输出端，相应的，栅极驱动电路需要设置相应数量的用于输出扫描驱动信号和感测驱动信号的晶体管。在这种情形下，栅极驱动电路所占用的面积可能会比较大，从而使得采用该栅极驱动电路的显示装置的边框的尺寸增大，难以提高该显示装置的ppi(pixelsperinch，每英寸像素数量)，即难以满足该显示装置的高分辨率和窄边框的要求。

另一方面，在高分辨率高性能的要求下，对于栅极驱动电路中的用于输出栅极扫描信号(如扫描驱动信号、感测驱动信号)的晶体管的输出能力的要求也较高，而用于输出栅极扫描信号的晶体管的输出能力通常需要通过增加该晶体管的宽长比来调节，这种情况下，栅极驱动电路的用于输出栅极扫描信号的晶体管的宽长比增加，进一步增加了栅极驱动电路所占用的面积，进一步使得采用该栅极驱动电路的显示装置的边框的尺寸增大，难以提高该显示装置的ppi。

为解决上述技术问题，本公开实施例提供了一种显示面板，该显示面板包括多个栅线组、栅极驱动电路和呈阵列排布且被划分为多个子像素单元组的多个子像素单元；每个子像素单元组包括n行子像素单元，其中，n≥2；每个子像素单元组与每个栅线组一一对应设置，每个栅线组包括n+1行栅线；每个子像素单元包括发光单元、被配置为驱动发光单元进行发光的像素驱动电路以及被配置为对像素驱动电路进行感测的感测电路；栅极驱动电路包括多个依次排列的输出端，输出端与栅线一一对应连接，栅极驱动电路被配置为向各输出端对应连接的栅线输出栅极扫描信号；针对每个子像素单元组，在该子像素单元组中，第n行子像素单元的像素驱动电路与对应栅线组中的第n行栅线对应连接，以接收对应的栅线传输的栅极扫描信号并作为扫描驱动信号；在该子像素单元组中，第n子像素单元的感测电路与对应栅线组中的第n+1行栅线对应连接，以接收对应的栅线传输的栅极扫描信号并作为感测驱动信号；其中，1≤n≤n。

本公开实施例还提供对应于上述显示面板的显示装置及驱动方法。

本公开的实施例提供的显示面板、显示装置及驱动方法，在每个子像素单元组中，每一行子像素单元的感测电路和该行的下一行子像素单元的像素驱动电路共用一条栅线，从而可以有效减少显示面板的栅线的数量、相应的栅极驱动电路的输出端数量、相应的用于输出栅极扫描信号的晶体管的数量以及相应的时钟信号(clk)线的数量，进而可以减小采用该栅极驱动电路的显示装置的边框尺寸，提高该显示装置的ppi，实现该显示装置的高分辨率和窄边框。

图1为本公开实施例提供的一种显示面板的结构示意图，如图1所示，该显示面板包括多个栅线组、栅极驱动电路2和呈阵列排布且被划分为多个子像素单元组的多个子像素单元1。

其中，呈阵列排布的多个子像素单元1可以包括l行m列子像素单元1，每行子像素单元1均包括多个子像素单元1，l和m均为整数，l和m的具体值可以根据实际情况进行确定，本公开实施例对此不作具体限定。需要说明的是，图1仅示例性的示出了5行1列子像素单元1，本公开实施例包括但不限于此，本公开实施例提供的显示面板还可以包括更多行和更多列的子像素单元1。

在本公开实施例中，预先将l行子像素单元1划分为多个子像素单元组，将多行栅线gl划分为多个栅线组。其中，每个子像素单元组包括n行子像素单元，n≥2，每个子像素单元组与每个栅线组一一对应设置，每个栅线组包括n+1行栅线gl。为了便于理解，如图1所示，采用gl1、gl2、gl3、……等编号表示各栅线组，在各栅线组内，采用(1)、(2)、(3)、……等编号表示该栅线组内的各栅线gl。

在本公开实施例中，以每4行为一个子像素单元组，即n为4，相应的，每个栅线组包括5行栅线gl。需要说明的是，图1仅示例性的示出了每个子像素单元组包括4行子像素单元1以及每个栅线组包括5行栅线gl的情况，本公开实施例包括但不限于此，本公开实施例中每个子像素单元组还可以包括2行、3行或更多行子像素单元1，每个栅线组还可以包括3行、4行或更多行栅线gl。

如图1所示，子像素单元1包括发光单元11、被配置为驱动发光单元11进行发光的像素驱动电路12以及被配置为对像素驱动电路12进行感测的感测电路13。例如，在一帧的显示阶段中，子像素单元1中的像素驱动电路12可以驱动发光单元11进行发光；在一帧的消隐阶段中，子像素单元1中的感测电路13可以对像素驱动电路12进行感测，从而实现对该子像素单元1的外部补偿。

如图1所示，栅极驱动电路2包括多个依次排列的输出端out(out1、out2、…、out7等)，输出端out与栅线gl一一对应连接，栅极驱动电路2被配置为向各输出端out对应连接的栅线gl输出栅极扫描信号，以使阵列的l行子像素单元1逐行开启。例如，栅极驱动电路2的多个输出端out分别输出的栅极扫描信号在时序上可以是连续或交叠的，从而使得阵列的l行子像素单元1可以逐行开启。需要说明的是，图1中的栅极驱动电路2仅示例性的示出了7个输出端，本公开实施例包括但不限于此，本公开实施例中的栅极驱动电路2可以根据实际栅线gl的数量设置更多个输出端out。

在本公开实施例中，针对每个子像素单元组，在该子像素单元组中，第n行子像素单元1的像素驱动电路12与对应栅线组中的第n行栅线gl对应连接，以接收对应的栅线提供的栅极扫描信号并作为扫描驱动信号，在一帧的显示阶段，该扫描驱动信号可以用于开启像素驱动电路12，从而驱动对应发光单元11进行发光；在该子像素单元组中，第n子像素单元1的感测电路13与对应栅线组中的第n+1行栅线gl对应连接，以接收对应的栅线提供的栅极扫描信号并作为感测驱动信号，在一帧的消隐阶段，该感测驱动信号可以用于开启感测电路13，从而对对应的像素驱动电路12进行感测；其中，1≤n≤n。也即是说，在每个子像素单元组中，该子像素单元组的第n行子像素单元1的感测电路13与第n+1行子像素单元1的像素驱动电路连接对应的栅线组中的同一行栅线gl，即第n+1行栅线gl。

例如，如图1所示，在第1个子像素单元组中，第1行子像素单元1的像素驱动电路12与第1个栅线组gl1中的第1行栅线gl1(1)对应连接，第1行子像素单元1的感测电路13与第1个栅线组中的第2行栅线gl1(2)对应连接，第2行子像素单元1的像素驱动电路12与第1个栅线组中的第2行栅线gl1(2)对应连接，第2行子像素单元1的感测电路13与第1个栅线组中的第3行栅线gl1(3)对应连接，第3行子像素单元1的像素驱动电路12与第1个栅线组中的第3行栅线gl1(3)对应连接，第3行子像素单元1的感测电路13与第1个栅线组中的第4行栅线gl1(4)对应连接，第4行子像素单元1的像素驱动电路12与第1个栅线组中的第4行栅线gl1(4)对应连接，第4行子像素单元1的感测电路13与第1个栅线组中的第5行栅线gl1(5)对应连接。依次类推，关于第2个子像素单元组、第3个子像素单元组等中像素驱动电路12、感测电路和栅线的连接关系和上述类似，此处不再赘述。

可以理解的是，对于每一个子像素单元组而言，该子像素单元组中，最后一行子像素单元1的感测电路13与下一行子像素单元1的像素驱动电路12并不共用一行栅线gl，该下一行子像素单元1该子像素单元组的下一个子像素单元组的第一行子像素单元1。例如，如图1所示，栅线gl1(5)为第1个子像素单元组的最后一行子像素单元1的感测电路13对应连接的栅线，栅线gl2(1)为第2个子像素单元组的第一行子像素单元1的像素驱动电路12对应连接的栅线，二者属于不同的栅线。

如图1所示，本公开实施例所提供的显示面板中，在每个子像素单元组中，多行子像素单元1和对应的栅线组中的多行栅线gl采用如上所述的连接关系，使得第n行子像素单元1中的感测电路13和第n+1行子像素单元1中的像素驱动电路12都和对应的栅线组中的第n+1行栅线gl连接，从而使得第n行子像素单元1中的感测电路13和第n+1行子像素单元1中的像素驱动电路12可以共用该第n+1行栅线gl对应的栅极驱动电路2的一个输出端out，从而可以有效减少栅极驱动电路2的输出端out的数量，进而可以减小采用该显示面板10的显示装置的边框尺寸，提高该显示装置的ppi。

图2为图1中的显示面板的一种具体实现方式的结构示意图，在本公开的一些实施例中，显示面板还包括多条感测信号线sl和与每列子像素单元1一一对应的数据线dl，数据线dl的条数与子像素单元1的列数相同，即数据线的数量为m，数据线dl和栅线gl交叉限定出子像素单元1。

在本公开的一些实施例中，每m列子像素单元1的感测电路13对应设置一条感测信号线sl，其中，m≥2。在本公开的一些实施例中，m为6，即每6列子像素单元1对应设置一条感测信号线sl。需要说明的是，图2中仅示例性地示出了一条数据线dl和一条感测信号线sl，但本公开的实施例包括但不限于此，显示面板10中数据线dl和感测线sl的条数可以根据需要进行设置。

在本公开的一些实施例中，如图2所示，像素驱动电路12包括数据写入电路121、存储电路122和驱动电路123。

其中，数据写入电路121、存储电路122和驱动电路123均与第一节点g连接，驱动电路123、存储电路122、感测电路13和发光单元11均与第二节点s连接；驱动电路123还与第一电源端u1连接，发光单元11还与第二电源端u2连接。其中，第一电源端u1用于向驱动电路123提供电源电压vdd，第二电源端u2用于提供低电平电压vss。

其中，数据写入电路121还与对应的栅线gl和所在列对应的数据线dl连接，被配置为接收对应的栅线gl传输的栅极扫描信号，并响应于栅极扫描信号的控制，将对应的数据线dl输出的数据信号写入第一节点g。其中，数据写入电路121对应的数据线dl输出的数据信号可以是用于本行子像素单元1发光的、经过补偿后的数据信号。

驱动电路123被配置为接收用于产生驱动电流的电源电压vdd，并响应于第一节点g输出的处于有效电平状态的信号的控制，向第二节点s输出驱动电流，以驱动发光单元11进行发光。

感测电路13还与对应的感测信号线sl和对应的栅线gl连接，被配置为接收对应的栅线gl传输的栅极扫描信号，并响应于栅极扫描信号的控制，将对应的感测信号线sl输出的初始信号vini写入第二节点s或者从第二节点s感测出感测电压信号，并通过对应的感测信号线sl输出感测电压信号。其中，初始信号vini为低电平电压信号。

存储电路122被配置为存储写入第一节点g的数据信号和写入第二节点s的初始信号vini。

在本公开的一些实施例中，每i列子像素单元1的驱动电路123对应设置一条电源走线(图中未示出)，第一电源端u1与对应的驱动电路123所对应的电源走线连接，电源走线被配置为向对应的第一电源端u1提供电源电压vdd，其中，i≥2。在本公开的一些实施例中，显示面板还包括电源芯片(poweric)(图中未示出)，每条电源走线均与电源芯片连接，具体地，电源芯片(poweric)被配置为通过电源走线向电源走线对应连接的第一电源端u1提供电源电压vdd。在本公开的一些实施例中，i为6，即每6列子像素单元1对应设置一条电源走线。

在本公开的一些实施例中，如图2所示，显示面板还可以包括感测芯片(senseic)，每条感测信号线sl与对应的感测芯片连接，感测芯片包括但不限于模数转换电路adc和初始信号源ini，其中，模数转换电路adc通过第一开关k1与对应的感测信号线sl连接，初始信号源ini通过第二开关k2与对应的感测信号线sl连接。当需要将初始信号vini写入第二节点s时，可以使得第二开关k2闭合，第一开关k1断开，从而使得初始信号源ini可以通过闭合的第二开关k2向对应连接的感测信号线sl输出初始信号vini；当需要将感测电压信号从第二节点s读取出时，可以使得第一开关k1闭合，第二开关k2断开，从而使得模数转换电路adc可以通过闭合的第一开关k1接收感测电路13从第二节点s读取出的感测电压信号。

其中，模数转换电路被配置为将感测电压信号进行模数转换(将模拟信号转换为数字信号)，以便于后续的进一步数据处理。例如，通过对该感测电压信号进行处理可以获得驱动电路123中关于阈值电压vth和/或驱动电流系数k的补偿信息。例如，可以在某一帧的消隐阶段中，通过感测电路13获得感测电压信号，并对该感测电压信号做进一步的数据处理获得关于阈值电压vth和/或驱动电流系数k的补偿信息；然后，在下一帧中的显示阶段中，根据上述获得的补偿信息再对发光单元11进行驱动，从而完成子像素单元1的外部补偿。

图3为图2中的显示面板的一种具体实现方式的结构示意图，在本公开的一些实施例中，如图2和图3所示，数据写入电路121包括扫描晶体管swtft，扫描晶体管swtft的第一极与对应的数据线dl连接，扫描晶体管swtft的第二极连接至第一节点g，扫描晶体管swtft的控制极与对应的栅线gl连接。

如图2和图3所示，驱动电路123包括驱动晶体管dtft，驱动晶体管dtft的第一极与第一电源端u1连接，驱动晶体管dtft的第二极连接至第二节点s，驱动晶体管dtft的控制极连接至第一节点g。

如图2和图3所示，存储电路122包括存储电容c，存储电容c的第一端连接至第一节点g，存储电容c的第二端连接至第二节点s。

如图2和图3所示，感测电路13包括感测晶体管sentft，感测晶体管sentft的第一极与对应的感测信号线sl连接，感测晶体管sentft的第二极连接至第二节点s，感测晶体管sentft的控制极与对应的栅线gl连接。

如图2和图3所示，发光单元11包括有机发光二极管oled，该oled的第一极连接至第二节点s，该oled的第一极与第二电源端u2连接。其中，该oled可以为各种类型，例如顶发射型oled、底发射oled等，可以发出红光、绿光、蓝光或白光等，本公开的实施例对此不作限制。

图4为图3中所示的显示面板在一帧的显示阶段中工作时的信号时序图，下面将结合图3所示的显示面板和图4所示的信号时序图，对图3所示的显示面板10中的一个子像素单元1在一帧的显示阶段中的工作原理进行说明，并且这里以各个晶体管为n型晶体管为例进行说明，但是本公开的实施例不限于此。需要说明的是，图4所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

在图4中，dl表示子像素单元1中的扫描晶体管swtft的第一极所连接的数据线的信号时序，glx表示子像素单元1中的扫描晶体管swtft的控制极所连接的栅线的信号时序，g表示第一节点g的信号时序，gly表示子像素单元1中感测晶体管sentft的控制极所连接的栅线的信号时序，s表示第二节点s的信号时序。

如图2和图4所示，在第一阶段a1中，栅线glx输出高电平信号，扫描晶体管swtft在栅线glx输出的高电平信号的控制下导通，数据线dl通过导通的扫描晶体管swtft向第一节点g写入非本行的数据信号，使得第一节点g的电位变高；栅线gly输出低电平信号，感测晶体管sentft截止。由于存储电容c的自举作用，第二节点s的电位随着第一节点g的电位变高而变高。

在第二阶段(数据写入阶段)a2中，栅线glx输出高电平信号，栅线gly输出高电平信号，扫描晶体管swtft保持导通，感测晶体管sentft在栅线gly输出的高电平信号的控制下导通。在此阶段中，感测信号线sl通过导通的感测晶体管sentft向第二节点s写入初始信号vini，初始信号vini为低电平信号(例如0v)。在此阶段中，数据线dl通过导通的扫描晶体管swtft向第一节点g写入本行的数据信号，其中，所写入的本行的数据信号可以是用于驱动本行子像素单元1进行发光且经过补偿后的数据信号。其中，经过补偿后的数据信号可以为经过阈值电压vth补偿后的数据信号，例如，所写入的本行的数据信号vdata’＝vdata+vth，其中，vdata为补偿前的数据信号，vdata’为经过补偿后的数据信号，vth为驱动晶体管dtft的阈值电压，其中，阈值电压vth可以在显示装置待机时获取，还可以在上一帧或前几帧的消隐阶段中通过感测电路13进行感测而获取，具体获取阈值电压vth以进行阈值补偿的过程为本领域的常规技术，此处不再具体赘述。

若在该帧的显示阶段的前几帧中任一帧的消隐阶段中，已通过感测电路13感测获取本行子像素单元1的驱动晶体管dtft的关于驱动电流系数k的补偿信息时，则在该帧的数据写入阶段中，所写入的本行的数据信号还可以是用于驱动本行子像素单元1进行发光且经过驱动电流系数补偿后的数据信号，或者，所写入的本行的数据信号还可以是用于驱动本行子像素单元1进行发光且经过阈值补偿和驱动电流系数补偿后的数据信号。

在第三阶段(保持阶段)a3中，栅线glx输出低电平信号，栅线gly输出高电平信号，扫描晶体管swtft截止，感测晶体管sentft保持导通，因此，第二节点s保持写入初始信号vini，即第二节点s的电位不变，故在存储电容c的作用下，第一节点g的电位同样保持不变。

在第四阶段(发光阶段)a4中，栅线glx输出低电平信号，栅线gly输出低电平信号，扫描晶体管swtft截止，感测晶体管sentft截止，驱动晶体管dtft响应于第一节点g电位和第二节点的电位的控制而导通，第一电源端u1通过导通的驱动晶体管dtft将电源电压vdd写入第二节点s，对第二节点s进行充电，使得第二节点s的电位变高，从而驱动有机发光二极管oled进行发光。同时，当第二节点s的电位变高时，由于存储电容c的自举作用，第一节点g的电位也进一步升高。

图5为图3中所示的各栅线在一帧的显示阶段工作时的信号时序图，如3和图5所示，l11(a2)为第一个子像素单元组的第一行子像素单元1的数据写入阶段a2，l12(a2)为第一个子像素单元组的第二行子像素单元1的数据写入阶段a2，l13(a2)为第一个子像素单元组的第三行子像素单元1的数据写入阶段a2，l14(a2)为第一个子像素单元组的第四行子像素单元1的数据写入阶段a2，l21(a2)为第二个子像素单元组的第一行子像素单元1的数据写入阶段a2，依此类推。

需要说明的是，在本公开的一些实施例中，针对每个子像素单元组，该子像素单元组对应的栅线组中的最后一行栅线gl，和与该子像素单元组相邻的子像素单元组对应的栅线组中的第一行栅线gl，二者在一帧的显示阶段工作时的信号时序相同。例如，如图3和5所示，第一个子像素单元组对应的栅线gl1(5)与第二个子像素单元组对应的栅线gl2(1)在一帧的显示阶段工作时的信号时序相同。图5仅示例性示出了第一个子像素单元组对应的栅线组和第二个子像素单元组对应的栅线组中的第一行栅线gl2(1)在一帧的显示阶段工作时的信号时序，关于其他子像素单元组所对应栅线组中各栅线的信号时序之间的关系，可参见图5所示的第一个子像素单元组所对应的各栅线的信号时序之间的关系，此处不再具体赘述。

在本公开的一些实施例中，在发光阶段a4，根据驱动晶体管dtft的饱和驱动电流公式可得：ioled＝k*(vgs-vth)²，其中，ioled为驱动晶体管dtft输出的驱动电流，k是与驱动晶体管dtft的工艺参数和几何尺寸有关的驱动电流系数，k＝(1/2)*μn*cox*(w/l)，vgs为驱动晶体管dtft的栅源电压，vgs等于第一节点g的电压与第二节点s的电压之差，vth为驱动晶体管dtft的阈值电压。根据驱动电流ioled公式可知，除了阈值电压vth会对驱动电流造成影响外，驱动电流系数k也会对驱动电流ioled造成影响。例如，显示装置在使用过程中，由于温度的上升，会导致驱动晶体管dtft的迁移率上升，而驱动电流系数k与迁移率相关，导致驱动电流系数k产生变化，从而影响了驱动晶体管dtft提供的驱动电流ioled，进而影响了显示装置的显示亮度、功耗和寿命。

为此，在本公开的一些实施例中，在一帧的消隐阶段中，可以通过感测电路13获得感测电压信号，并对该感测电压信号做进一步的数据处理获得驱动晶体管dtft中关于阈值电压vth和/或驱动电流系数k的补偿信息；然后，在下一帧中的显示阶段中，根据上述获得的补偿信息再对有机发光二极管oled进行驱动，从而完成子像素单元1的外部补偿，从而有效保证了显示装置的显示亮度、功耗和寿命。

图6为图3所示的显示面板在一帧的消隐阶段中工作时的信号时序图，下面将结合图3所示的显示面板和图6所示的信号时序图，对图3所示的显示面板10在一帧的消隐阶段中的工作原理进行说明，并且这里以各个晶体管为n型晶体管为例进行说明，但是本公开的实施例不限于此。需要说明的是，图5所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

在下述描述中，在该帧的消隐阶段中，以对第一个子像素单元组中的第三行子像素单元1进行感测为例进行说明。

在图6中，dl表示第一个子像素单元组的第三行子像素单元1中的扫描晶体管swtft的第一极所连接的数据线的信号时序，gl1(3)表示该第三行子像素单元1中的扫描晶体管swtft的控制极所连接的栅线的信号时序，gl1(4)表示该第三行子像素单元1中感测晶体管sentft的控制极所连接的栅线的信号时序，gl1(5)表示第一个子像素单元组的第四行子像素单元1中的感测晶体管sentft的控制极所连接的栅线的信号时序，sl表示该第三行子像素单元1中感测晶体管sentft的第一极所连接的感测信号线的信号时序。

如图3和图6所示，在重置阶段t1中，栅线gl1(3)输出高电平信号，栅线gl1(4)输出高电平信号，在第一个子像素单元组中的第三行子像素单元1中，扫描晶体管swtft在栅线gl1(3)输出的高电平信号的控制下导通，感测晶体管sentft在栅线gl1(4)输出的高电平信号的控制下导通。在此阶段中，数据线dl通过导通的扫描晶体管swtft向第一节点g写入数据信号，该数据信号可以与该第三行子像素单元1在上述数据写入阶段a2中写入的数据信号相同。在此阶段中，感测信号线sl通过导通的感测晶体管sentft向第二节点s写入初始信号vini，其中，初始信号vini为低电平信号(例如0v)。从而使得该第三行子像素单元1中的驱动晶体管dtft导通。

在充电阶段t2中，栅线gl1(3)输出低电平信号，栅线gl1(4)输出高电平信号，在第一个子像素单元组中的第三行子像素单元1中，扫描晶体管swtft截止，感测晶体管sentft保持导通，在存储电容的作用下，第一节点g的电位和第二节点s的电位保持不变，使得驱动晶体管dtft保持导通状态。同时，在此阶段中，感测信号线sl与感测芯片断开连接，即感测信号线sl处于悬空(floating)状态，第一电源端u1通过导通的驱动晶体管dtft以及导通的感测晶体管sentft，对感测信号线sl进行充电，使得感测信号线sl的电位变高。经过一段时间充电后，第二节点s的电位基本保持不变，感测信号线sl的电位基本保持不变。

在感测阶段t3中，栅线gl1(3)输出低电平信号，栅线gl1(4)输出高电平信号，在第一个子像素单元组中的第三行子像素单元1中，扫描晶体管swtft截止，感测晶体管sentft保持导通。同时，在此阶段中，使得感测信号线sl与感测芯片的模数转换电路连通，通过感测信号线sl感测出第二节点s的电位即感测电压信号，并通过感测信号线sl将感测电压信号输出给感测芯片的模数转换电路，从而以便于后续的进一步数据处理，例如，通过对该感测电压信号进行处理可以获得驱动晶体管dtft中关于阈值电压vth和/或驱动电流系数k的补偿信息，进而在下一帧中的显示阶段中，可以根据上述获得的补偿信息再对发光单元11进行驱动，从而完成子像素单元1的外部补偿。需要说明的是，通过对该感测电压信号进行处理可以获得驱动晶体管dtft中关于阈值电压vth和/或驱动电流系数k的补偿信息的过程为本领域的常规技术，此处不再具体赘述。

在复位阶段t4中，栅线gl1(3)输出低电平信号，栅线gl1(4)输出高电平信号，在第一个子像素单元组中的第三行子像素单元1中，扫描晶体管swtft截止，感测晶体管sentft保持导通。同时，在此阶段中，使得感测信号线sl与感测芯片的初始信号源ini连通，在第一个子像素单元组中的第三行子像素单元1中，感测信号线sl通过导通的感测晶体管sentft向第二节点s写入初始信号vini，其中，初始信号vini为低电平信号(例如0v)，从而对第二节点s进行复位。

在数据写回阶段t5中，栅线gl1(3)输出高电平信号，栅线gl1(4)先输出低电平信号后输出高电平信号，在第一个子像素单元组中的第三行子像素单元1中，扫描晶体管swtft导通，感测晶体管sentft先截止后导通。在此阶段中，在第一个子像素单元组中的第三行子像素单元1中，数据线dl通过导通的扫描晶体管swtft向第一节点g写入数据信号，该数据信号可以与该第三行子像素单元1在上述数据写入阶段a2中写入的数据信号相同，感测信号线sl通过导通的感测晶体管sentft向第二节点s写入初始信号vini，其中，初始信号vini为低电平信号(例如0v)。从而在对第一个子像素单元组中的第三行子像素单元1进行感测后，对该第三行子像素单元1进行数据写回(readback)，以保证该第三行子像素单元1能够正常显示，有效防止在感测后产生显示暗线的现象。

在上述对第一个子像素单元组中的第三行子像素单元1进行感测的过程中，栅线gl1(4)输出高电平信号时，使得第一个子像素单元组中的第四行子像素单元1中的第一节点g被写入用于驱动第三行子像素单元1发光的数据信号，可能导致该第一个子像素单元组中的第四行子像素单元1无法进行发光，因此，在对第一个子像素单元组中的第三行子像素单元1进行感测后，还需要对第一个子像素单元组中的第四行子像素单元1进行数据写回(readback)，以保证该第四行子像素单元1能够正常显示，有效防止显示暗线的现象产生。

在数据写回阶段t6中，栅线gl1(4)输出高电平信号，栅线gl1(5)输出高电平信号，在第一个子像素单元组的第四行子像素单元1中，扫描晶体管swtft导通，感测晶体管sentft保持导通。数据线dl通过导通的扫描晶体管swtft向该第四行子像素单元1的第一节点g写入数据信号，该数据信号可以与该第四行子像素单元1在上述数据写入阶段a2中写入的数据信号相同。同时，感测信号线sl通过导通的感测晶体管sentft向该第四行子像素单元1的第二节点s写入初始信号vini，其中，初始信号vini为低电平信号(例如0v)。从而在对第一个子像素单元组中的第三行子像素单元1进行感测后，对该第一个子像素单元组中的第四行子像素单元1进行数据写回(readback)，以保证该第四行子像素单元1能够正常显示，有效防止显示暗线的现象产生。

图7为图1中所示的显示面板中的一种栅极驱动电路的结构示意图，在本公开的一些实施例中，如图1和7所示，栅极驱动电路2包括多个级联的移位寄存器单元21。

在本公开的一些实施例中，如图7所示，每个移位寄存器单元21包括一个输出端out，每个输出端out与每行栅线gl一一对应设置。每个移位寄存器单元21可以用于向对应的栅线gl提供其在一帧显示画面的栅极扫描信号。

在本公开的一些实施例中，如图7所示，每个移位寄存器单元21包括但不限于：输入模块211、复位模块212和输出模块213。其中，输入模块211与信号输入端input、第一控制端c1和对应的上拉节点pu连接，输入模块211被配置为响应于第一控制端c1所提供的处于有效电平状态的第一控制信号的控制，将信号输入端input所提供的输入信号写入对应的上拉节点pu，以对对应的上拉节点pu进行充电。

输出模块213与对应的上拉节点pu、对应的第一时钟信号端clke和对应的输出端out连接，输出模块213被配置为响应于对应的上拉节点pu的电位的控制，将对应的第一时钟信号端clke所提供的第一时钟信号传输至对应的输出端out。

复位模块212与对应的上拉节点pu、第二控制端c2和第三电源端w连接，复位模块212被配置为响应于第二控制端c2所提供的处于有效电平状态的第二控制信号的控制，将第三电源端w提供的第三电源信号写入对应的上拉节点pu，以对对应的上拉节点pu进行复位。

在本公开的一些实施例中，多个级联的移位寄存器单元21可以划分为多个栅极驱动子电路，每个栅极驱动子电路与每个栅线组一一对应设置，其中，每个栅极驱动子电路包括多个级联的移位寄存器单元21，每个栅极驱动子电路中移位寄存器单元21的数量与对应的栅线组中栅线gl的数量相同，即，每个栅极驱动子电路中移位寄存器单元的数量为n+1。例如，如图1和7所示，每个栅极驱动子电路中移位寄存器单元21的数量为5个，该5个移位寄存器单元21的输出端out分别为与栅线gl1(1)对应连接的输出端out1、与栅线gl1(2)对应连接的输出端out2、与栅线gl1(3)对应连接的输出端out3、与栅线gl1(4)对应连接的输出端out4和与栅线gl1(5)对应连接的输出端out5。

需要说明的是，图7仅示例性地示出了栅极驱动电路2的第一个栅极驱动子电路的结构，关于该栅极驱动电路2的其余栅极驱动子电路的结构参照图7所示的栅极驱动子电路的结构，此处不再赘述。

在本公开实施例中，由于栅线的数量的减少，因此在栅极驱动电路中，可以减少移位寄存器单元的数量和输出端的数量，从而可以减小采用该栅极驱动电路的显示装置的边框尺寸，提高该显示装置的ppi，实现该显示装置的高分辨率和窄边框。

图8为图7中移位寄存器单元的一种具体实现方式的结构示意图，在本公开的一些实施例中，如图7和图8所示，输入模块211包括第一晶体管m1，第一晶体管m1的第一极与信号输入端input连接，第一晶体管m1的第二极连接至对应的上拉节点pu，第一晶体管m1的控制极与第一控制端c1连接。

复位模块212包括第二晶体管m2，第二晶体管m2的第一极与第三电源端w连接，第二晶体管m2的第二极连接至对应的上拉节点pu，第二晶体管m2的控制极与第二控制端c2连接。

输出模块213包括电容c0和第三晶体管m3，第三晶体管m3的第一极与对应的第一时钟信号端clke连接，第三晶体管m3的第二极与对应的输出端out连接，第三晶体管m3的控制极连接至对应的上拉节点pu；电容c0的第一端连接至对应的上拉节点pu，电容c0的第二端与第三晶体管m3的第二极连接。

此外，在本公开的一些实施例中，信号输入端input所提供的输入信号为高电平信号vdd；第三电源端w所提供的第三电源信号为低电平信号vgl；第一控制端c1所提供的信号为进位信号，第二控制端c2所提供的信号为进位信号。各移位寄存器单元21对应的第一控制端c1所提供的信号、第二控制端c2所提供的信号以及第一时钟信号端clke所提供的信号的信号时序可根据实际需要设置，例如，可以根据如图5和图6所示的栅线的信号时序设置，此处不再具体赘述。

图9为图1中所示的显示面板中的另一种栅极驱动电路的结构示意图，如图9所示，与前述任一实施例中栅极驱动电路的结构不同的是：在本公开的一些实施例中，每个栅极驱动子电路中移位寄存器单元21的数量为n，即每个栅极驱动子电路中移位寄存器单元21的数量与对应的子像素单元组中子像素单元1的行数相同。例如，如1和图9所示，n为4，即每个栅极驱动子电路中移位寄存器单元21的数量为4个。

在本公开的一些实施例中，如1和图9所示，在每个栅极驱动子电路中，最后1级即第n级移位寄存器单元21具有两个输出端out，该第n级移位寄存器单元21包括两个输出模块213，该两个输出模块分别为第一输出模块213和第二输出模块213。

其中，如1和图9所示，第一输出模块213与对应的上拉节点pu、对应的第一时钟信号端clke和对应的输出端out连接，第一输出模块213被配置为响应于上拉节点pu的电位的控制，将对应的第一时钟信号端clke提供的第一时钟信号传输至对应的输出端out。

第二输出模块213与对应的上拉节点pu、对应的第二时钟信号端clkdx和对应的输出端out连接，第二输出模块213被配置为响应于上拉节点pu的电位的控制，将对应的第二时钟信号端clkdx提供的第二时钟信号传输至对应的输出端out。

其中，第一输出模块213对应的输出端out对应连接该栅极驱动子电路对应的栅线组中的第n行栅线gl，第二输出模块213对应的输出端out对应连接该栅极驱动子电路对应的栅线组中的第n+1行栅线gl。例如，如1和图9所示，n为4，第一个栅极驱动子电路的最后一级即第4级移位寄存器单元21的第一输出模块213对应的输出端out为输出端out4，该输出端out4对应连接第一个栅极驱动子电路对应的第一个栅线组中的第4行栅线gl1(4)，第二输出模块213对应的输出端out为输出端out5，该输出端out5对应连接第一个栅极驱动子电路对应的第一个栅线组中的第5行栅线gl1(5)。

在本公开的一些实施例中，如图9所示，在栅极驱动电路2中，第1个栅极驱动子电路对应的第一控制端c1分别连接第一外部时钟信号端，第一外部时钟信号端可以用于向第1个栅极驱动子电路对应的第一控制端c1提供作为进位信号的时钟信号；第h个栅极驱动子电路对应的第一控制端c1分别与第h-1个栅极驱动子电路的第n级移位寄存器单元21的第二输出模块213所对应的输出端out连接，其中，2≤h≤栅极驱动子电路的总数量，且k为整数。

在本公开的一些实施例中，如图9所示，在栅极驱动电路2中，最后7个栅极驱动子电路对应的第二控制端c2分别连接第二外部时钟信号端，第二外部时钟信号端可以用于向最后7个栅极驱动子电路对应的第二控制端c2提供作为进位信号的时钟信号；第f个栅极驱动子电路对应的第二控制端c2分别与第f+7个栅极驱动子电路的第n级移位寄存器单元21的第二输出模块213所对应的输出端out连接，其中，1≤f≤栅极驱动子电路的总数量-7，且f为整数。

图10为图9中每个栅极驱动子电路中第n级移位寄存器单元的一种具体实现方式的结构示意图，在本公开的一些实施例中，如图9和图10所示，在每个栅极驱动子电路的第n级移位寄存器单元中，输入模块211包括第一晶体管m1，第一晶体管m1的第一极与信号输入端input连接，第一晶体管m1的第二极连接至对应的上拉节点pu，第一晶体管m1的控制极与第一控制端c1连接。

复位模块212包括第二晶体管m2，第二晶体管m2的第一极与第三电源端w连接，第二晶体管m2的第二极连接至对应的上拉节点pu，第二晶体管m2的控制极与第二控制端c2连接。

第一输出模块213包括电容c0和第三晶体管m3，第三晶体管m3的第一极与对应的第一时钟信号端clke连接，第三晶体管m3的第二极与对应的输出端out连接，第三晶体管m3的控制极连接至对应的上拉节点pu；电容c0的第一端连接至对应的上拉节点pu，电容c0的第二端与第三晶体管m3的第二极连接。

第二输出模块213包括第四晶体管m4，第四晶体管m4的第一极与对应的第二时钟信号端clkdx连接，第四晶体管m4的第二极与对应的输出端out连接，第四晶体管m4的控制极连接至对应的上拉节点pu。

其中，每个栅极驱动子电路的第n级移位寄存器对应的第二时钟信号端clkdx所提供的信号的信号时序可根据实际需要设置，例如，可以根据如图5和图6所示的栅线的信号时序设置，此处不再具体赘述。

此外，关于图9所示的栅极驱动电路中，除每个栅极驱动子电路的第n级移位寄存器单元21外的其他移位寄存器单元21的相关描述可参见前述实施例中的描述，此处不再具体赘述。

图11为图1中所示的显示面板中的又一种栅极驱动电路的结构示意图，如图11所示，与前述任一实施例的栅极驱动电路的结构不同的是：在本公开的一些实施例中，在每个栅极驱动子电路中，位于第1级的移位寄存器单元21还包括级联模块214。

其中，级联模块214与对应的上拉节点pu、对应的第三时钟信号端clkdy和进位信号端cr连接，级联模块214被配置为响应于对应的上拉节点pu的电位的控制，将对应的第三时钟信号端clkdy所提供的第三时钟信号作为进位信号，并将该进位信号传输至对应的进位信号端cr。

在本公开的一些实施例中，如图11所示，在栅极驱动电路2中，前4个栅极驱动子电路对应的第一控制端c1分别连接第三外部时钟信号端，第三外部时钟信号端可以用于向前4个栅极驱动子电路对应的第一控制端c1提供作为进位信号的时钟信号；第k个栅极驱动子电路对应的第一控制端c1分别与第k-4个栅极驱动子电路的第1级移位寄存器单元21所对应的进位信号端cr连接，其中，5≤k≤栅极驱动子电路的总数量，且k为整数。

在本公开的一些实施例中，如图11所示，在栅极驱动电路2中，最后4个栅极驱动子电路对应的第二控制端c2分别连接第四外部时钟信号端，第四外部时钟信号端可以用于向最后4个栅极驱动子电路对应的第二控制端c2提供作为进位信号的时钟信号；第g个栅极驱动子电路对应的第二控制端c2分别与第g+4个栅极驱动子电路的第1级移位寄存器单元21所对应的进位信号端cr连接，其中，1≤g≤栅极驱动子电路的总数量-4，且g为整数。

图12为图11中每个栅极驱动子电路中第1级移位寄存器单元的一种具体实现方式的结构示意图，在本公开的一些实施例中，如图11和图12所示，在每个栅极驱动子电路的第1级移位寄存器单元21中，输入模块211包括第一晶体管m1，第一晶体管m1的第一极与信号输入端input连接，第一晶体管m1的第二极连接至对应的上拉节点pu，第一晶体管m1的控制极与第一控制端c1连接。

复位模块212包括第二晶体管m2，第二晶体管m2的第一极与第三电源端w连接，第二晶体管m2的第二极连接至对应的上拉节点pu，第二晶体管m2的控制极与第二控制端c2连接。

输出模块213包括电容c0和第三晶体管m3，第三晶体管m3的第一极与对应的第一时钟信号端clke连接，第三晶体管m3的第二极与对应的输出端out连接，第三晶体管m3的控制极连接至对应的上拉节点pu；电容c0的第一端连接至对应的上拉节点pu，电容c0的第二端与第三晶体管m3的第二极连接。

级联模块214包括第五晶体管m5，第五晶体管m5的第一极与对应的第三时钟信号端clkdy连接，第五晶体管m5的第二极与进位信号端cr连接，第五晶体管m5的控制极连接至上拉节点pu。

此外，关于图11所示的栅极驱动电路中，除每个栅极驱动子电路的第1级移位寄存器单元21外的其他移位寄存器单元21的相关描述可参见前述实施例中的描述，此处不再具体赘述。

在本公开的一些实施例中，栅极驱动电路2为goa驱动电路。

需要说明的是，在实际应用中，每个移位寄存器单元21还可以包括其他合适的功能模块，以实现所需的功能。例如，每个移位寄存器单元21还可以包括如下拉模块、输出复位模块等中的任意一者或组合(图中均未示出)，其中，下拉模块可以用于实现上拉节点pu和输出端out的降噪功能，输出复位模块可以实现输出端out的复位功能。

本公开实施例还提供的一种显示面板的驱动方法，其中，该显示面板采用上述任一实施例所提供的显示面板，该驱动方法包括用于一帧的显示阶段和消隐阶段，其中，该驱动方法包括：

在显示阶段，针对每个子像素单元，通过该子像素单元的像素驱动电路驱动该子像素单元的发光单元进行发光。

在消隐阶段，从所有行子像素单元中随机选择第j行子像素单元，通过该第j行子像素单元的感测电路对该第j行子像素单元的像素驱动电路进行感测。

其中，从所有行子像素单元中随机选择第j行子像素单元即从显示面板的l行子像素单元中随机选择第j行子像素单元，其中，l为大于等于2的整数，1≤j≤l。

在本公开的一些实施例中，显示阶段包括数据写入阶段、保持阶段和发光阶段，结合图2，在像素驱动电路12包括数据写入电路,21、存储电路122以及驱动电路123的情形下：

在数据写入阶段，通过数据写入电路将对应的数据线输出的数据信号写入第一节点；通过感测电路将感测信号线输出的初始信号写入第二节点。

在保持阶段，通过存储电路使得第一节点的信号保持为数据信号，以及使得第二节点的信号保持为初始信号。

在发光阶段，通过驱动电路向第二节点输出驱动电流，以驱动发光单元进行发光。

需要说明的是，关于上述数据写入阶段、保持阶段以及发光阶段的详细描述可以分别参考上述关于a2阶段、a3阶段以及a4阶段中的描述，此处不再具体赘述。

在本公开的一些实施例中，消隐阶段包括重置阶段、充电阶段、感测阶段、复位阶段和数据写回阶段，结合图2，在像素驱动电路12包括数据写入电路,21、存储电路122以及驱动电路123的情形下：

在重置阶段，通过第j行子像素单元的数据写入电路将对应的数据线输出的数据信号写入所述第一节点，通过第j行子像素单元的感测电路将感测信号线输出的初始信号写入第二节点。

在充电阶段，通过第j行子像素单元的驱动电路对感测电路进行充电。

在感测阶段，通过第j行子像素单元的感测电路从第二节点感测出感测电压信号。

在复位阶段，通过第j行子像素单元的感测电路将感测信号线输出的初始信号写入第二节点，以对第二节点进行复位。

在数据写回阶段，通过第j行子像素单元的数据写入电路将对应的所述数据线输出的数据信号写入所述第一节点。

需要说明的是，关于上述重置阶段、充电阶段、感测阶段、复位阶段以及数据写回阶段的详细描述可以分别参考上述关于t1阶段、t2阶段、t3阶段、t4阶段、t5阶段以及t6阶段中的描述，此处不再具体赘述。

此外，本公开实施例还提供一种显示装置，该显示装置包括上述任一实施例提供的显示面板。

关于该显示面板的描述可参见上述实施例任一实施例的描述，此处不再赘述。

需要说明的是，本实施例中的显示装置可以为：显示器、oled面板、oled电视、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。