一种移位寄存器、显示面板和显示装置的制作方法

本发明涉及显示技术领域，尤其涉及一种移位寄存器、显示面板和显示装置。

背景技术：

现有技术中，为制作大尺寸显示屏，氧化物成为首选材料，目前常用的igzo材料已经在产品投入大量使用，其迁移率在10左右，当显示屏分辨率及尺寸进一步增大时，就需要更高迁移率的氧化物材料，例如，有的产品采用迁移率为20左右的氧化物材料，例如itzo材料制作更大尺寸的显示屏，但是由于迁移率增大，在使用原有的驱动电路驱动显示屏幕显示时，容易发生移位寄存驱动电路烧毁不良，因此，原有的移位寄存驱动电路已经不适合高迁移率氧化物材料制作的显示面板。

技术实现要素：

有鉴于此，本发明提供一种移位寄存器、显示面板和显示装置，主要目的为由高迁移率氧化物材料做制成的显示面板提供驱动电路。

一方面，本发明提供了一种移位寄存器，该移位寄存器包括：包括：

多个以联级方式相连接的移位寄存单元，所述移位寄存单元包括：

输出控制模块，连接于上拉点、信号输出端和第一时钟信号端，所述第一时钟信号端用于接收第一时钟信号，所述输出控制模块用于在所述上拉点的电压的控制下使所述信号输出端与所述第一时钟信号端相连接；

第一放电模块，连接于放电信号端、所述上拉点和第一低电平端，所述第一放电模块用于在所述放电信号端的电压控制下使所述上拉点和所述第一低电平端相连接，以对所述上拉点放电，所述第一低电平端用于接收第一低电平信号；

自举电容，所述自举电容的第一端连接于所述上拉点；

电位控制模块，连接于所述自举电容的第二端，所述电位控制模块用于使所述第二端维持低电平。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

具体地，所述电位控制模块包括第二低电平端，所述第二端连接于所述第二低电平端，所述第二低电平端用于接收第二低电平信号。

具体地，所述电位控制模块包括第十四晶体管，所述第十四晶体管的栅极连接于第一信号输入端，第一电极连接于所述第一时钟信号端，第二电极连接于所述第二端，所述第十四晶体管用于根据所述第一信号输入端的电压控制所述第二端在预设时间段内写入所述第一时钟信号端的电压，其中，在所述预设时间段内，所述第一时钟信号为低电压。

具体地，所述第一信号输入端连接于上一级的所述移位寄存单元的所述信号输出端；

或所述第一信号输入端连接于第二时钟信号端，所述第二时钟信号端用于接收第二时钟信号，其中，所述第二时钟信号与所述第一时钟信号反向。

具体地，还包括：

上拉驱动模块，所述上拉驱动模块包括：第一晶体管，所述第一晶体管的栅极和第一电极连接于第二信号输入端，第二电极连接于所述上拉点；

其中，所述第二信号输入端连接于上级所述移位寄存单元的所述信号输出端。

具体地，还包括：

下拉驱动模块，所述下拉驱动模块包括：

第九晶体管，所述第九晶体管的栅极和第一电极连接于第三时钟信号端，第二电极连接于第一下拉点，所述第三时钟信号端用接收第三时钟信号；

第五晶体管，所述第五晶体管的栅极连接于所述第一下拉点，第一电极连接于所述第三时钟信号端，第二电极连接于第二下拉点；

其中，所述第三时钟信号与所述第一时钟信号反向。

具体地，所述第一放电模块包括：

第二晶体管，所述第二晶体管的栅极连接于第三信号输入端，第一电极连接于所述上拉点，第二电极连接于所述第一低电平端，其中，所述第三信号输入端连接于下一级所述移位寄存单元中的所述信号输出端；

第十晶体管，所述第十晶体管的栅极连接于所述第二下拉点，第一电极连接于所述上拉点，所述第二电极连接于所述第一低电平端；

第十三晶体管，所述第十三晶体管的栅极连接于所述第三时钟信号端，第一电极连接于所述第二信号输入端，第二电极连接于所述上拉点；

其中，所述第三信号输入端、所述第二下拉点和所述第三时钟信号端均为所述放电信号端。

具体地，还包括：

第二放电模块，所述第二放电模块还包括：第十一晶体管，所述第十一晶体管的栅极连接于所述第二下拉点，第一电极连接于所述信号输出端，第二电极连接于所述第一低电平端；

第四晶体管，所述第四晶体管的栅极连接于所述第三信号输入端，第一电极连接于所述信号输出端，第二电极连接于所述第一低电平端；

第十二晶体管，所述第十二晶体管的栅极连接于所述第三时钟信号端，第一电极连接于所述信号输出端，第二电极连接于所述第一低电平端。

具体地，还包括：

第三放电模块，所述第三放电模块包括：第六晶体管，所述第六晶体管的栅极连接于所述上拉点，第一电极连接于所述第二下拉点，第二电极连接于所述第一低电平端；

第八晶体管，所述第八晶体管的栅极连接于所述上拉点，第一电极连接于第一下拉点，第二电极连接于所述第一低电平端。

具体地，所述输出控制模块包括：

第三晶体管，所述第三晶体管的栅极连接于所述上拉点，第一电极连接于所述第一时钟信号端，第二电极连接于所述信号输出端。

另一方面，本发明还提供一种显示面板，该显示面板包括：以上任一项所述的移位寄存器。

另一方面，本发明还提供一种显示装置，该显示装置包括：以上所提供的显示面板。

本发明实施例提出的一种移位寄存器、显示面板和显示装置，采用高迁移率的氧化物材料制成移位寄存器中的晶体管，当晶体管的漏极电压过高时，会导致该晶体管被烧毁，而在现有技术中，上拉点在自举后电压翻倍，会导致对上拉点进行放电的晶体管被烧毁，使得目前所用的驱动电路无法适用于高迁移率材料所制成的移位寄存器。而本申请中自举电容的第二端连接于电位控制模块，电位控制模块能够使得第二端的电压始终维持在低电平，因此，当上拉点输入高电平时，不会使得上拉点的电压自举升高，进而不会导致第一放电模块中的晶体管被烧毁，保证驱动电路的可靠性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1为本发明实施例提供的一种移位寄存器结构示意图；

图2为现有技术提供的一种移位寄存器结构示意图；

图3为本发明实施例提供的一种移位寄存器另一结构示意图；

图4为本发明实施例提供的一种移位寄存器又一结构示意图；

图5为本发明实施例提供的一种移位寄存器再一结构示意图；

图6为本发明实施例提供的一种移位寄存器另一结构示意图；

图7为本发明实施例提供的一种移位寄存器的电压时序示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种移位寄存器、显示面板和显示装置其具体实施方式、结构、特征及其功效，详细说明如后。

一方面，如图1、图3至图7本发明实施例提供了一种移位寄存器，该移位寄存器包括：多个以联级方式相连接的移位寄存单元，所述移位寄存单元包括：多个以联级方式相连接的移位寄存单元，所述移位寄存单元包括：输出控制模块，连接于上拉点pu、信号输出端和第一时钟信号端clk，所述第一时钟信号端clk用于接收第一时钟信号，所述输出控制模块用于在所述上拉点pu的电压的控制下使所述信号输出端与所述第一时钟信号端clk相连接；第一放电模块，连接于放电信号端、所述上拉点pu和第一低电平端，所述第一放电模块用于在所述放电信号端的电压控制下使所述上拉点pu和所述第一低电平端相连接，以对所述上拉点pu放电，所述第一低电平端用于接收第一低电平信号；自举电容c，所述自举电容c的第一端连接于所述上拉点pu；电位控制模块，连接于所述自举电容c的第二端，所述电位控制模块用于使所述第二端维持低电平。

其中，每个移位寄存器中都包括多个移位寄存单元，每个移位寄存单元都包括输出控制模块和第一放电模块，其中，输出模块用于根据上拉点pu的电压向本级移位寄存单元多对应的像素输出电压信号，当上拉点pu的电压为高电压时，此时，第一时钟信号端clk与信号输出端out-n相连接，此时，第一时钟信号为高电平，因而，信号输出端能够输出高电压信号，驱动本级移位寄存单元所对应的像素显示。当上拉点pu的电压为低电压时，输出控制模块使得第一时钟信号端clk与信号输出端断开连接，此时，第一时钟信号无法输入到信号输出端。而第一放电模块用于对下拉点进行放电，具体地，当放电信号端为高电压信号时，上拉点pu和第一低电平端相联通，使得上拉点pu的电压由高电压降为低电压，使得上拉点pu放电，当放电信号端为低电压信号时，此时，第一低电平端与信号输出端断开连接，即第一放电模块无法对上拉点pu进行放电。移位寄存单元中还包括自举电容c，自举电容c的第一端连接于上拉点pu，第二端连接于电位控制模块。其中，上拉模块能够向上拉点pu输入上拉信号，由于上拉信号的输入是瞬间的，而本级移位寄存单元的信号输出端out-n需要在一段时间内持续向像素施加高电压信号，通过自举电容c能够使得上拉点pu的高电压信号维持一端时间。而在现有技术中，如图2所示，自举电容c的第二端通过输出控制模块连接于第一时钟信号端clk，当上拉点pu输入vdd高电压信号之后，输出控制模块使得第一时钟信号端clk与信号输出端out-n相连接，同时，第一时钟信号端clk输入的第一时钟信号为高电压信号，此时，不仅信号输出端输出第一时钟信号的高电压信号，同时，第一时钟信号的高电压信号写入到自举电容c的第二端，即此时自举电容c的第二端的电压为高电压，而由于自举电容c的第一端与第二端的压差不变，因此自举电容c的第一端的电压也随即升高，进而使得上拉点pu的电压升高，此时上拉点pu的电压为vdd与clk的高电压之和，即上拉点pu的电压自举，造成上拉点pu的电压过高，当第一放电模块接收到来自放电信号端的高电压信号时，使得上拉点pu与第一低电平端相连接，本申请中由于采用高迁移率的氧化物制作goa电路，因此，在第一放电模块与上拉点pu相连接的一端电压过高时，会导致第一放电模块被烧毁，进而导致整个goa电路被烧毁，因此，目前所使用的goa电路无法适用于高迁移率氧化物材料所制成的goa电路。而本申请中，自举电容c的第二端连接于电位控制模块，电位控制模块能够使得第二端的电压始终维持在低电平，因此，自举电容c的第一端的电压，也就是上拉点pu的电压，不会因第二端的电压变化而上升，当上拉点pu输入vdd时，自举电容c依旧能够使得上拉点pu的高电平维持一段时间，但是却不会使得上拉点pu的电压自举升高，进而不会导致第一放电模块被烧毁，保证驱动电路的可靠性。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

具体地，如图1和图3所示，所述电位控制模块包括第二低电平端，所述第二端连接于所述第二低电平端，所述第二低电平端用于接收第二低电平信号。

其中，可以使得自举电容c的第二端与第二低电平端相连接，此时，能够保证自举电容c的第二端连接至固定电位，比如，第二低电平端可以为恒定负压的vgl负压信号端，即第二低电平信号为vgl信号，此时，第一时钟信号端clk输入的第一时钟信号的电压始终无法写入到第二端，并且由于第二端与始终接收vgl信号，因此能够保证第二端始终处于低电压，继而能够避免上拉点pu因自举而形成高电压，以此避免因上拉点pu电压过高造成第一放电模块被烧毁。此外，第一低电平端和第二低电平端可以连接至同一低电平端vss。

具体地，如图4至图6所示，所述电位控制模块包括第十四晶体管m14，所述第十四晶体管m14的栅极连接于第一信号输入端，第一电极连接于所述第一时钟信号端clk，第二电极连接于所述第二端，所述第十四晶体管m14用于根据所述第一信号输入端的电压控制所述第二端在预设时间段内写入所述第一时钟信号端clk的电压，其中，在所述预设时间段内，所述第一时钟信号为低电压。

其中，在预设时间段内，第一时钟信号为低电压信号，而第十四晶体管m14的栅极连接于第一信号输入端，此时第一信号输入端输入高电压信号，使得第十四晶体管m14开启，第一电极与第二电极相联通，进而第一时钟信号端clk能够与第二端相连接，将第一时钟信号端clk输入的低电压写入到自举电容c的第二端。本实施例中，仅使得在预设时间段内，第一时钟信号端clk能够自举电容c的第二端，当第一时钟信号升至高电压，第二端与第一时钟信号端clk断开连接，即第二端无法写入第一时钟信号的高电压，以此保证第二端时钟维持在低电平，避免上拉点pu电压自举升高。

具体地，如图5所示，所述第一信号输入端连接于上一级的所述移位寄存单元的所述信号输出端out-n-1；或如图6所示，所述第一信号输入端连接于第二时钟信号端，所述第二时钟信号端用于接收第二时钟信号，其中，所述第二时钟信号与所述第一时钟信号反向。

其中，本级移位寄存单元的out-n输出高电压信号的开始时刻，为上一级移位寄存单元的out-n-1输出高电压信号的结束时刻，上一级移位寄存单元的信号输出端out-n-1输入高电压信号时，本级移位寄存单元的信号输出端out-n输出低电压信号，而下一级移位寄存单元中的信号输出端out-n+1输出低电压信号，如图5和图7所示，在t1内，out-n-1输出高电压信号，在t2内，out-n输出高电压信号，在t3内，out-n+1输出高电压信号。本实施例中，第一信号输入端连接于上一级的移位寄存单元的信号输出端out-n-1，t1内，上级移位寄存单元的信号输出端out-n-1输出高电压信号时，第十四晶体管m14打开，对应的第一时钟信号端clk为低电压信号，将低电压写入到自举电容c的第二端，同时拉高上拉点pu的电压，下一时间段t2内，out-n-1输出低电压信号，未达到第十四晶体管m14的开启电压，使得第十四晶体管m14关闭，第一时钟信号端clk与第二端断开连接，即使此刻第一时钟信号端clk为高电压信号，也无法写入到第二端，并且在out-n-1再次输出高电压之前，第十四晶体管m14处于断开状态，直至out-n-1再次输出高压第十四晶体管m14才能导通，使得第一电极和第二电极相连接，第一时钟信号端clk与第二端相连接，再次向第二端写入低电压，本实施例中，仅仅在上级移位寄存单元中的信号输出端out-n-1输出高压时，第一时钟信号端clk才能够与第二端相连接。

或者如图6所示，使得第一信号输入端连接于第二时钟信号输入端，当第二时钟信号为高电压信号时，第一时钟信号为低压信号，此时，第十四晶体管m14导通，能够使得第一时钟信号的低电压写入到第二端，而下一时间段，第二时钟信号为低电压信号，导致第十四晶体管m14断开，第一时钟信号无法与第二端相连接，因此，第一时钟信号的高电压无法写入到第二端，以此能够避免上拉点pu因自举电容c而电压升高。

具体地，还包括：上拉驱动模块，所述上拉驱动模块包括：第一晶体管m1，所述第一晶体管m1的栅极和第一电极连接于第二信号输入端，第二电极连接于所述上拉点pu；其中，所述第二信号输入端连接于上级所述移位寄存单元的所述信号输出端。

其中，如图1图5和图6所示，第一晶体管m1的栅极连接于上级移位寄存单元的信号输出端，当上级移位寄存单元的信号输出端out-n-1输出高电压信号时，第一晶体管m1才能导通，以此将上拉点pu的电位拉高。当上级移位寄存单元的信号输出端out-n-1输出的高压信号作为本级移位寄存单元的开启信号，将上拉点pu的电压拉高。

具体地，还包括：下拉驱动模块，所述下拉驱动模块包括：第九晶体管m9，所述第九晶体管m9的栅极和第一电极连接于第三时钟信号端clkc，第二电极连接于第一下拉点pd-cn，所述第三时钟信号端clkc用于接收第三时钟信号；第五晶体管m5，所述第五晶体管m5的栅极连接于所述第一下拉点pd-cn，第一电极连接于所述第三时钟信号端clkc，第二电极连接于第二下拉点pd；其中，所述第三时钟信号与所述第一时钟信号反向。

其中，第三时钟信号与第二时钟信号均与第一始终信号反向，因此，可以使得第三时钟信号端和第二时钟信号端连接于同一时钟信号输入端口，当第三时钟信号端clkc输入高电压信号时，第九晶体管m9导通，使得第三时钟信号端clkc与第一下拉点pd-cn相联通，由于此时第一下拉点pd-cn为高电压，会使得第五晶体管m5导通，使得第二下拉点pd连接于第三时钟信号端clkc。其中，第三时钟信号与第一时钟信号反向，即当第一时钟信号处于高电压时，第三时钟信号处于低电压，而第一时钟信号处于低电压时，第三时钟信号处于高电压。其中，第五晶体管m5是否导通由第一下拉点pd-cn的电压控制，第一下拉点pd-cn为高电压，第三时钟信号的电压能够写入到第二下拉点pd，第一下拉点pd-cn为低电压，第五晶体管m5断开，第三时钟信号端clkc无法与第二下拉点pd相连接。

具体地，如图1图5和图6所示，所述第一放电模块包括：第二晶体管m2，所述第二晶体管m2的栅极连接于所述第三信号输入端out-n+1，第一电极连接于所述上拉点pu，第二电极连接于所述第一低电平端，其中，所述第三信号输入端连接于下一级所述移位寄存单元中的所述信号输出端；第十晶体管m10，所述第十晶体管m10的栅极连接于所述第二下拉点pd，第一电极连接于所述上拉点pu，所述第二电极连接于所述第一低电平端；第十三晶体管m13，所述第十三晶体管m13的栅极连接于所述第三时钟信号端clkc，第一电极连接于所述第二信号输入端，第二电极连接于所述上拉点pu；其中，所述第三信号输入端、所述第二下拉点pd和所述第三时钟信号端clkc均为所述放电信号端。

其中，当下一级移位寄存单元的信号输出端out-n+1输出高电压信号，会反馈给本级移位寄存单元，使得本级移位寄存单元中的上拉点pu放电，进而控制本级移位寄存单元是否输出高电压信号。在下级移位寄存单元中的信号输出端out-n+1输出高电压时，第一时钟信号端输入低电压信号，第三时钟信号端输入高电压信号。当下级移位寄存单元中的信号输出端out-n+1输出高电压信号时，第二晶体管m2导通，使得上拉点pu与第一低电平端相连接，进而对上拉点pu进行放电。而第十晶体管m10的栅极连接于第二下拉点pd，此时，第十晶体管m10打开，使得上拉点pu通过第十晶体管m10连接于第一低电平端，由此，对上拉点pu进行放电。而第十三晶体管m13的栅极连接于第三时钟信号端clkc，第三时钟信号端clkc输入高电压信号时，第十三晶体管m13打开使得第十三时钟信号端与上拉点pu相连接，此时，第二信号输入端即上移位寄存单元的信号输出端out-n-1输入低电压信号，以此能够对上拉点pu进行放电，其中第二晶体管m2、第十晶体管m10和第十三晶体管m13能够同时对上拉点pu进行放电，进而能够加快上拉点pu的放电速度。第二晶体管m2、第十晶体管m10和第十三晶体各自的第一电机均连接至上拉点pu，当上拉点pu的电压过高时，容易导致第二晶体管m2、第十晶体管m10和第十三晶体被烧毁，进而导致goa电路被烧毁。

具体地，还包括：第二放电模块，所述第二放电模块还包括：第十一晶体管m11，所述第十一晶体管m11的栅极连接于所述第二下拉点pd，第一电极连接于所述信号输出端out-n，第二电极连接于所述第一低电平端；第四晶体管m4，所述第四晶体管m4的栅极连接于所述第三信号输入端，第一电极连接于本级移位寄存单元中的信号输出端out-n，第二电极连接于所述第一低电平端；第十二晶体管m12，所述第十二晶体管m12的栅极连接于所述第三时钟信号端clkc，第一电极连接于所述信号输出端，第二电极连接于所述第一低电平端。

其中，第二放电模块用于对本级移位寄存单元中的信号输出端out-n进行放电，其中，当第二下拉点pd的电压为高电压，第十一晶体管m11打开，信号输出端通过第十一晶体管m11连接至第一低电平端，以此对信号输出端进行放电。当下级移位寄存单元中的信号输出端out-n+1输出高电平，本级移位寄存单元中的信号输出端out-n通过第四晶体管m4连接于第一低电平端，以此对信号输出端out-n进行放电。当第三时钟信号端clkc输入高电平，第十二晶体管m12打开，使得信号输出端out-n连接于第一低电平端，以此对out-n进行放电。

具体地，如图1图5和图6所示，第三放电模块还包括：第六晶体管m6，所述第六晶体管m6的栅极连接于所述上拉点pu，第一电极连接于所述第二下拉点pd，第二电极连接于所述第一低电平端；第八晶体管m8，所述第八晶体管m8的栅极连接于所述上拉点pu，第一电极连接于第一下拉点pd-cn，第二电极连接于所述第一低电平端。

其中，第六晶体管m6用于对第二下拉点pd进行放电，而第八晶体管m8用于对第一下拉点pd-cn进行放电，当上拉点pu为高电压，第八晶体管m8开启，使得第一下拉点pd-cn能够联通于第一低电平端，进而对第一下拉点pd-cn进行放电，同时，第六晶体管m6开启，使得第二下拉点pd能够与第一低电平端相连接，以此，对第二下拉点pd进行放电，本实施例能够保证，当上拉点pu为高电压时，第一下拉点pd-cn和第二下拉点pd为低电压。

具体地，如图1图5和图6所示，所述输出控制模块包括：第三晶体管m3，所述第三晶体管m3的栅极连接于所述上拉点pu，第一电极连接于所述第一时钟信号端clk，第二电极连接于所述信号输出端。

其中，当上拉点pu的为高电压时，第一时钟信号端clk的电压能够写入到信号输出端out-n，此时，若第一时钟信号端clk为高电压，那么，信号输出端out-n则输出高电压信号。而第十四晶体管m14的第一电极可以连接至第一时钟信号端clk，也可以连接至第三晶体管m3的第二电极。

其中，上述任一晶体管均可以为n型晶体管，也可以为p型晶体管，当为t型晶体管时，第一电极为漏极，而第二电极为源极，当为p型晶体管时，第一电极为源极，而第二电极为漏极。并且，上述任一晶体管均可以有高迁移率的氧化物制成。

以下，结合电压时序图对本实施例中移位寄存进行具体说明：

t1内，out-n-1输入高电压信号，第一晶体管m1开启，对自举电容c进行充电，进而逐渐使得上拉点pu的电压被拉高，上拉点pu写入高电压，使得第八晶体管m8和第六晶体管m6开启。第一时钟信号端clk输入低电压信号，第三晶体管m3关闭，本级移位寄存单元的信号输出端out-n不能输出第一时钟信号端clk的电压信号。第三时钟信号端clkc输入高电平，第九晶体管m9开启，同时由于第八晶体管m8开启，因此第一下拉点pd-cn连接于第一低电平端，因此，第一下拉点pd-cn处于低电平，继而使得第二下拉点pd处于低电平状态。此时，下级移位寄存单元的信号输出端out-n+1输出低电压信号，因此，第二晶体管m2和第四晶体管m4均处于断开状态。

t2内，上拉点pu依旧为高电压，因此，第三晶体管m3维持打开状态，同时，第一时钟信号处于高电压，因此，本级移位寄存单元中的信号输出端out-n输出高电压信号。而上级移位寄存单元输出低电压信号，因此第一晶体管m1关闭。而第三时钟信号端clkc输出低电压信号，第九晶体管m9断开，第五晶体管m5断开，第二下拉点pd维持低电压。

t3内，第三时钟信号端clkc输入高电平，第九晶体管m9打开，使得第一下拉点pd-cn电压升高，而第五晶体管m5打开，第三时钟信号高电平写入第二下拉点pd。由于第一下拉点pd-cn为高电平，因此第八晶体管m8打开，使得上拉点pu连接至第一低电平端，对上拉点pu进行放电，而由于第二下拉点pd为高电平，因此，第十晶体管m10打开，使得上拉点pu连接至第一低电平端，对上拉点pu进行放电，同时第十一晶体管m11打开，使得信号输出端ou-n连接至第一低电平，进而对信号输出端out-n进行放电。而下级移位寄存单元中的信号输出端out-n输出高电压信号，进而能够使得第二晶体管m2打开，对上拉点pu进行放电，同时使得第四晶体管m4打开，对本级移位寄存单元的信号输出端out-n进行放电。

另一方面，本发明实施例还提供一种显示面板，该显示面板包括：以上任一项所述的移位寄存器。因此，本实施例所提供的显示面板具有以上任一实施例所提供的移位寄存器的全部有益效果，在此不进行赘述。

另一方面，本发明还提供一种显示装置，该显示装置包括：以上所提供的显示面板。本实施例所提供的显示面板具有以上实施例所提供的显示面板的全部有益效果，在此不进行赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。