逆变器以及像素电路的制作方法

1.本发明涉及一种逆变器以及像素电路。


背景技术：

2.在常见的显示装置中，像素电路中包含开关元件以及驱动元件，其中开关元件用于控制驱动元件的栅极，并通过调整驱动元件的栅极电压以控制驱动元件的输出电流。电流经由驱动元件传递至发光元件，并点亮发光元件。一般而言，若要使发光元件长时间维持点亮状态，则必须让驱动元件长时间的输出电流。然而，这会导致驱动元件因为长时间的电流应力(current stress)而出现衰退，进而影响发光元件的亮度。


技术实现要素：

3.本发明提供一种逆变器，其输出电流大小容易调整。
4.本发明提供一种像素电路，能改善驱动晶体管的衰退问题。
5.本发明的至少一实施例提供一种逆变器。逆变器包括二极管以及开关薄膜晶体管。二极管包括第一半导体沟道结构、第一电极、第二电极以及第三电极。第一电极重叠且分离于第一半导体沟道结构的第一沟道区。第二电极以及第三电极分别电连接第一半导体沟道结构。第二电极电连接至第一电极。开关薄膜晶体管包括第二半导体沟道结构、栅极、漏极以及源极。栅极重叠且分离于第二半导体沟道结构的第二沟道区。第一沟道区的载流子迁移率大于第二沟道区的载流子迁移率。漏极以及源极分别电连接至第二半导体沟道结构，且漏极电连接至二极管的第三电极。
6.本发明的至少一实施例提供一种像素电路。像素电路包括开关元件、逆变器、第一驱动晶体管以及第二驱动晶体管。开关元件电连接至扫描线以及数据线。逆变器包括二极管以及开关薄膜晶体管。开关薄膜晶体管电连接至二极管。二极管的第一半导体沟道结构的第一沟道区的载流子迁移率大于开关薄膜晶体管的第二半导体沟道结构的第二沟道区的载流子迁移率。第一驱动晶体管的第一栅极电连接开关元件。第二驱动晶体管的第二栅极通过逆变器而电连接开关元件。
附图说明
7.图1a是本发明的一实施例的一种逆变器的等效电路示意图；
8.图1b是本发明的一实施例的一种逆变器的剖面示意图；
9.图2a是本发明的一实施例的一种像素电路的等效电路示意图；
10.图2b是本发明的一实施例的一种像素电路的开关元件、第一驱动晶体管以及第二驱动晶体管的剖面示意图；
11.图2c是本发明的一实施例的一种像素电路的重置晶体管的剖面示意图；
12.图3是本发明的一实施例的一种像素电路的操作信号时序图；
13.图4是本发明的一实施例的一种像素电路的逆变器的输入电压与输出电压曲线
图。
14.符号说明
15.100:基板
16.112:第一缓冲层
17.114:第二缓冲层
18.120:栅介电层
19.130:层间介电层
20.a:第一节点
21.b:第二节点
22.c1:第一存储电容
23.c2:第二存储电容
24.c:第三节点
25.d:第四节点
26.ch1～ch6:沟道区
27.d1:第二电极
28.d2:漏极
29.el:发光二极管
30.g1:第一电极
31.g2:栅极
32.gnd:接地电压
33.ivt:逆变器
34.nd:法线方向
35.os1:第一金属氧化物层
36.os2:第二金属氧化物层
37.os3:第三金属氧化物层
38.os4:第四金属氧化物层
39.os5:第五金属氧化物层
40.os6:第六金属氧化物层
41.os7:第七金属氧化物层
42.os8:第八金属氧化物层
43.os9:第九金属氧化物层
44.px:像素电路
45.s1:第三电极
46.s2:源极
47.sm1:第一半导体沟道结构
48.sm2:第二半导体沟道结构
49.smsw,smdr1,smdr2,smse:半导体沟道结构
50.sr1～sr6:源极区
51.tse:重置晶体管
52.tload:二极管
53.tsw1:开关薄膜晶体管
54.tsw2:开关元件
55.tdr1:第一驱动晶体管
56.tdr2:第二驱动晶体管
57.t1,t2:厚度
58.vdd1,vdd2,vsus,vdr1,vdr2,vgs:电压
59.vdata:数据线电压
60.vdata+:高电压电平
61.vdata-:低电压电平
62.vin:输入电压
63.vref:参考电压电平
64.vreset:重置电压
65.vout:输出电压
66.vscan:扫描线电压
67.v1:第一接触孔
68.v2:第二接触孔
69.v3:第三接触孔
70.v4:第四接触孔
71.v5:第五接触孔
72.v6:第六接触孔
73.v7:第七接触孔
74.v8:第八接触孔
75.v9:第九接触孔
76.v10:第十接触孔
77.v11:第十一接触孔
78.v12:第十二接触孔
79.v13:第十三接触孔
80.v14:第十四接触孔
81.v15:第十五接触孔
具体实施方式
82.图1a是依照本发明的一实施例的一种逆变器的等效电路示意图。图1b是依照本发明的一实施例的一种逆变器的剖面示意图。
83.请参考图1a与图1b，逆变器ivt包括二极管tload以及开关薄膜晶体管tsw1。在本实施例中，逆变器ivt还包括基板100、第一缓冲层112、第二缓冲层114、栅介电层120以及层间介电层130。
84.基板100的材质可为玻璃、石英、有机聚合物或是不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属
时，则在基板100上覆盖一层绝缘层(未绘示)，以避免短路问题。在一些实施例中，基板100为软性基板，且基板100的材料例如为聚乙烯对苯二甲酸酯(polyethylene terephthalate,pet)、聚二甲酸乙二醇酯(polyethylene naphthalate,pen)、聚酯(polyester,pes)、聚甲基丙烯酸甲酯(polymethylmethacrylate,pmma)、聚碳酸酯(polycarbonate,pc)、聚酰亚胺(polyimide,pi)或金属软板(metal foil)或其他可挠性材质。
85.第一缓冲层112位于基板100上。第二缓冲层114位于第一缓冲层112上。第一缓冲层112以及第二缓冲层114的材料可以包括氮化硅、氧化硅、氮氧化硅或其他合适的材料或上述材料的堆叠层，但本发明不以此为限。
86.二极管tload以及开关薄膜晶体管tsw1位于基板100之上。在本实施例中，二极管tload以及开关薄膜晶体管tsw1位于第二缓冲层114上。
87.二极管tload包括第一半导体沟道结构sm1、第一电极g1、第二电极d1以及第三电极s1，其中第一半导体沟道结构sm1包括第一金属氧化物层os1以及第二金属氧化物层os2的堆叠。开关薄膜晶体管tsw1包括第二半导体沟道结构sm2、栅极g2、漏极d2以及源极s2，其中第二半导体沟道结构sm2包括第三金属氧化物层os3。
88.第一金属氧化物层os1位于基板100之上。在本实施例中，第一金属氧化物层os1位于第二缓冲层114上。在一些实施例中，第一金属氧化物层os1的材料包括氧化铟镓锌(igzo)、氧化铟锡锌(itzo)、氧化铝锌锡(azto)、氧化铟钨锌(iwzo)等四元金属化合物或包含镓(ga)、锌(zn)、铟(in)、锡(sn)、铝(al)、钨(w)中的任三者的三元金属构成的氧化物。在一些实施例中，第一金属氧化物层os1的厚度t1为5纳米至25纳米。
89.第二金属氧化物层os2以及第三金属氧化物层os3位于第一金属氧化物层os1以及基板100之上。在本实施例中，第二金属氧化物层os2以及第三金属氧化物层os3位于第一金属氧化物层os1以及第二缓冲层114上。第二金属氧化物层os2覆盖第一金属氧化物层os1的顶面以及侧壁，并自第一金属氧化物层os1的侧壁向外延伸。在一些实施例中，第二金属氧化物层os2以及第三金属氧化物层os3的材料包括氧化铟镓锌(igzo)、氧化铟锡锌(itzo)、氧化铝锌锡(azto)、氧化铟钨锌(iwzo)等四元金属化合物或包含镓(ga)、锌(zn)、铟(in)、锡(sn)、铝(al)、钨(w)中的任三者的三元金属构成的氧化物。在一些实施例中，第二金属氧化物层os2以及第三金属氧化物层os3属于相同图案化膜层。换句话说，第二金属氧化物层os2以及第三金属氧化物层os3是于同一个图案化制作工艺中所定义出来。在一些实施例中，第二金属氧化物层os2以及第三金属氧化物层os3的厚度t2为15纳米至25纳米。
90.在一些实施例中，第一半导体沟道结构sm1包括源极区sr1、漏极区dr1以及位于源极区sr1与漏极区dr1之间的沟道区ch1，其中沟道区ch1包括第一金属氧化物层os1以及第二金属氧化物层os2的重叠部分，而源极区sr1与漏极区dr1包括第二金属氧化物层os2未重叠于第一金属氧化物层os1的部分。因此，沟道区ch1的厚度大于源极区sr1以及漏极区dr1的厚度。在一些实施例中，源极区sr1以及漏极区dr1经掺杂而具有比沟道区ch1更低的电阻率。在一些实施例中，在沟道区ch1中的第一金属氧化物层os1具有比第二金属氧化物层os2更高的载流子迁移率。举例来说，第一金属氧化物层os1与第二金属氧化物层os2都包括氧化铟镓锌，而第一金属氧化物层os1中的铟浓度大于第二金属氧化物层os2中的铟浓度。
91.第二半导体沟道结构sm2包括源极区sr2、漏极区dr2以及位于源极区sr2与漏极区
dr2之间的沟道区ch2。在一些实施例中，源极区sr2以及漏极区dr2经掺杂而具有比沟道区ch2更低的电阻率。在本实施例中，通过第一金属氧化物层os1的设置，第一半导体沟道结构sm1的沟道区ch1的载流子迁移率大于第二半导体沟道结构sm2的沟道区ch2的载流子迁移率。
92.栅介电层120覆盖第一半导体沟道结构sm1以及第二半导体沟道结构sm2。在一些实施例中，栅介电层120的材料包括氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝或其他绝缘材料。在一些实施例中，栅介电层120的厚度为50纳米至200纳米。
93.第一电极g1以及栅极g2位于栅介电层120上，且在基板100的顶面的法线方向nd上分别重叠于第一半导体沟道结构sm1的沟道区ch1以及第二半导体沟道结构sm2的沟道区ch2。栅介电层120位于第一半导体沟道结构sm1与第一电极g1之间以及第二半导体沟道结构sm2与栅极g2之间，第一电极g1分离于第一半导体沟道结构sm1的沟道区ch1，且栅极g2分离于第二半导体沟道结构sm2的沟道区ch2。
94.在一些实施例中，第一电极g1以及栅极g2的材料可包括金属，例如铬(cr)、金(au)、银(ag)、铜(cu)、锡(sn)、铅(pb)、铪(hf)、钨(w)、钼(mo)、钕(nd)、钛(ti)、钽(ta)、铝(al)、锌(zn)或上述金属的任意组合的合金或上述金属及/或合金的叠层，但本发明不以此为限。第一电极g1以及栅极g2也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层或是其他具有导电性质的材料。
95.层间介电层130位于栅介电层120、栅极g2以及第一电极g1上。在一些实施例中，层间介电层130的材料包括氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝或其他绝缘材料。在一些实施例中，层间介电层130的厚度为100纳米至600纳米。
96.第二电极d1、第三电极s1、漏极d2以及源极s2位于层间介电层130上。第二电极d1以及第三电极s1分别通过穿过层间介电层130以及栅介电层120的第一接触孔v1以及第二接触孔v2而电连接至第一半导体沟道结构sm1的漏极区dr1以及源极区sr1。漏极d2以及源极s2分别通过穿过层间介电层130以及栅介电层120的第三接触孔v3以及第四接触孔v4而电连接至第二半导体沟道结构sm2的漏极区dr2以及源极区sr2。第二电极d1通过穿过层间介电层130的第五接触孔v5而电连接至第一电极g1。漏极d2电连接至第三电极s1。举例来说，漏极d2与第三电极s1电连接至第一节点a。在本实施例中，漏极d2与第三电极s1连成一体。
97.在一些实施例中，第二电极d1、第三电极s1、漏极d2以及源极s2的材料可包括金属，例如铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌或上述金属的任意组合的合金或上述金属及/或合金的叠层，但本发明不以此为限。第二电极d1、第三电极s1、漏极d2以及源极s2也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层或是其他具有导电性质的材料。
98.二极管tload的第一电极g1以及第二电极d1电连接至信号线，并通过信号线而电连接至电压vdd1。开关薄膜晶体管tsw1的源极s2电连接于接地电压gnd。输入电压vin施加于开关薄膜晶体管tsw1的栅极g2，以控制开关薄膜晶体管tsw1的开启或关闭。二极管tload的源极s1具有输出电压vout。
99.在本实施例中，由于二极管tload的第一半导体沟道结构sm1的沟道区ch1的载流子迁移率大于开关薄膜晶体管tsw1的第二半导体沟道结构sm2的沟道区ch2的载流子迁移
率，二极管tload的阻值与开关薄膜晶体管tsw1的阻值的比值小，进而使输出电压vout的大小可以较轻易的通过调整输入电压vin而改变，甚至使逆变器ivt得以输出模拟信号。
100.图2a是依照本发明的一实施例的一种像素电路的等效电路示意图。图2b是依照本发明的一实施例的一种像素电路的开关元件、第一驱动晶体管以及第二驱动晶体管的剖面示意图。图2c是依照本发明的一实施例的一种像素电路的重置晶体管的剖面示意图。在此必须说明的是，图2a至图2c的实施例沿用图1a和图1b的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
101.请参考图2a至图2c，像素电路px包括开关元件tsw2、逆变器ivt、第一驱动晶体管tdr1以及第二驱动晶体管tdr2。在本实施例中，像素电路px还包括发光二极管el、第一存储电容c1、第二存储电容c2以及重置晶体管tse。
102.开关元件tsw2、第一驱动晶体管tdr1、第二驱动晶体管tdr2以及重置晶体管tse位于基板100之上。在本实施例中，开关元件tsw2、第一驱动晶体管tdr1、第二驱动晶体管tdr2以及重置晶体管tse位于第二缓冲层114上。
103.开关元件tsw2包括半导体沟道结构smsw、栅极gsw、漏极dsw以及源极ssw，其中半导体沟道结构smsw包括第四金属氧化物层os4。第一驱动晶体管tdr1包括半导体沟道结构smdr1、栅极gdr1、漏极ddr1以及源极sdr1，其中半导体沟道结构smdr1包括第五金属氧化物层os5以及第六金属氧化物层os6的堆叠。第二驱动晶体管tdr2包括半导体沟道结构smdr2、栅极gdr2、漏极ddr2以及源极sdr2，其中半导体沟道结构smdr2包括第七金属氧化物层os7以及第八金属氧化物层os8的堆叠。重置晶体管tse包括半导体沟道结构smse、栅极gse、漏极dse以及源极sse，其中半导体沟道结构smse包括第九金属氧化物层os9。
104.第五金属氧化物层os5以及第七金属氧化物层os7位于基板100之上。在本实施例中，第五金属氧化物层os5以及第七金属氧化物层os7位于第二缓冲层114上。在一些实施例中，第五金属氧化物层os5、第七金属氧化物层os7以及第一金属氧化物层os1(请参考图1b)属于相同图案化膜层。换句话说，第五金属氧化物层os5、第七金属氧化物层os7以及第一金属氧化物层os1是于同一个图案化制作工艺中所定义出来。在一些实施例中，第五金属氧化物层os5、第七金属氧化物层os7以及第一金属氧化物层os1具有相同的材料以及相同的厚度。
105.第四金属氧化物层os4、第六金属氧化物层os6、第八金属氧化物层os8以及第九金属氧化物层os9位于第五金属氧化物层os5、第七金属氧化物层os7以及基板100之上。在本实施例中，第四金属氧化物层os4、第六金属氧化物层os6、第八金属氧化物层os8以及第九金属氧化物层os9位于第五金属氧化物层os5、第七金属氧化物层os7以及第二缓冲层114上。第六金属氧化物层os6覆盖第五金属氧化物层os5的顶面以及侧壁，并自第五金属氧化物层os5的侧壁向外延伸。第八金属氧化物层os8覆盖第七金属氧化物层os7的顶面以及侧壁，并自第七金属氧化物层os7的侧壁向外延伸。在一些实施例中，第二金属氧化物层os2(请参考图1b)、第三金属氧化物层os3(请参考图1b)、第四金属氧化物层os4、第六金属氧化物层os6、第八金属氧化物层os8以及第九金属氧化物层os9属于相同图案化膜层。换句话说，第二金属氧化物层os2、第三金属氧化物层os3、第四金属氧化物层os4、第六金属氧化物层os6、第八金属氧化物层os8以及第九金属氧化物层os9是于同一个图案化制作工艺中所
定义出来。在一些实施例中，第二金属氧化物层os2、第三金属氧化物层os3、第四金属氧化物层os4、第六金属氧化物层os6、第八金属氧化物层os8以及第九金属氧化物层os9具有相同的材料以及相同的厚度。
106.半导体沟道结构smsw包括源极区sr3、漏极区dr3以及位于源极区sr3与漏极区dr3之间的沟道区ch3。在一些实施例中，源极区sr3以及漏极区dr3经掺杂而具有比沟道区ch3更低的电阻率。
107.在一些实施例中，半导体沟道结构smdr1包括源极区sr4、漏极区dr4以及位于源极区sr4与漏极区dr4之间的沟道区ch4，其中沟道区ch4包括第五金属氧化物层os5以及第六金属氧化物层os6的重叠部分，而源极区sr4与漏极区dr4包括第六金属氧化物层os6未重叠于第五金属氧化物层os5的部分。因此，沟道区ch4的厚度大于源极区sr4以及漏极区dr4的厚度。在一些实施例中，源极区sr4以及漏极区dr4经掺杂而具有比沟道区ch4更低的电阻率。在一些实施例中，在沟道区ch4中的第五金属氧化物层os5具有比第六金属氧化物层os6更高的载流子迁移率。
108.在一些实施例中，半导体沟道结构smdr2包括源极区sr5、漏极区dr5以及位于源极区sr5与漏极区dr5之间的沟道区ch5，其中沟道区ch5包括第七金属氧化物层os7以及第八金属氧化物层os8的重叠部分，而源极区sr5与漏极区dr5包括第八金属氧化物层os8未重叠于第七金属氧化物层os7的部分。因此，沟道区ch5的厚度大于源极区sr5以及漏极区dr5的厚度。在一些实施例中，源极区sr5以及漏极区dr5经掺杂而具有比沟道区ch5更低的电阻率。在一些实施例中，在沟道区ch5中的第七金属氧化物层os7具有比第八金属氧化物层os8更高的载流子迁移率。
109.半导体沟道结构smse包括源极区sr6、漏极区dr6以及位于源极区sr6与漏极区dr6之间的沟道区ch6。在一些实施例中，源极区sr6以及漏极区dr6经掺杂而具有比沟道区ch6更低的电阻率。
110.在本实施例中，半导体沟道结构smsw、半导体沟道结构smdr1、半导体沟道结构smdr2以及半导体沟道结构smse包括金属氧化物半导体材料，但本发明不以此为限。在其他实施例中，半导体沟道结构smsw、半导体沟道结构smdr1、半导体沟道结构smdr2以及半导体沟道结构smse包括多晶硅、非晶硅、微晶硅、有机半导体或其他合适的半导体材料。在本实施例中，半导体沟道结构smdr1以及半导体沟道结构smdr2都为多层结构，但本发明不以此为限。在其他实施例中，半导体沟道结构smdr1以及半导体沟道结构smdr2可以为单层结构，例如只分别具有第五金属氧化物层os5以及第七金属氧化物层os7或只分别具有第六金属氧化物层os6以及第八金属氧化物层os8。
111.栅介电层120覆盖半导体沟道结构smsw、半导体沟道结构smdr1、半导体沟道结构smdr2以及半导体沟道结构smse。
112.栅极gsw、栅极gdr1、栅极gdr2以及栅极gse位于栅介电层120上，且在基板100的顶面的法线方向nd上分别重叠于半导体沟道结构smsw的沟道区ch3、半导体沟道结构smdr1的沟道区ch4、半导体沟道结构smdr2的沟道区ch5以及半导体沟道结构smse的沟道区ch6。
113.在一些实施例中，栅极gsw、栅极gdr1、栅极gdr2、栅极gse、第一电极g1(请参考图1b)以及栅极g2(请参考图1b)属于相同图案化膜层。换句话说，栅极gsw、栅极gdr1、栅极gdr2、栅极gse、第一电极g1以及栅极g2是于同一个图案化制作工艺中所定义出来。在一些
实施例中，栅极gsw、栅极gdr1、栅极gdr2、栅极gse、第一电极g1以及栅极g2具有相同的材料。开关元件tsw2的栅极gsw电连接至扫描线(未绘出)，并通过扫描线而电连接至扫描线电压vscan。重置晶体管tse的栅极gse电连接至重置信号线(未绘出)，并通过重置信号线而电连接至重置电压vreset。
114.层间介电层130位于栅介电层120、栅极gsw、栅极gdr1、栅极gdr2以及栅极gse上。
115.漏极dsw、源极ssw、漏极ddr1、源极sdr1、漏极ddr2、源极sdr2、漏极dse以及源极sse位于层间介电层130上。漏极dsw以及源极ssw分别通过穿过层间介电层130以及栅介电层120的第六接触孔v6以及第七接触孔v7而电连接至半导体沟道结构smsw的漏极区dr3以及源极区sr3。漏极ddr1以及源极sdr1分别通过穿过层间介电层130以及栅介电层120的第八接触孔v8以及第九接触孔v9而电连接至半导体沟道结构smdr1的漏极区dr4以及源极区sr4。漏极ddr2以及源极sdr2分别通过穿过层间介电层130以及栅介电层120的第十接触孔v10以及第十一接触孔v11而电连接至半导体沟道结构smdr2的漏极区dr5以及源极区sr5。
116.开关元件tsw2的漏极dsw电连接至数据线(未绘出)，并通过数据线而电连接至数据线电压vdata。
117.开关元件tsw2的源极ssw、开关薄膜晶体管tsw1的栅极g(请参考图1b)、第一存储电容c1的一端以及第一驱动晶体管tdr1的栅极gdr1电连接至第二节点b。举例来说，源极ssw通过穿过层间介电层130的第十二接触孔v12而电连接至栅极gdr1，并通过穿过层间介电层130的其他接触孔(未绘出)而电连接至开关薄膜晶体管tsw1的栅极g(请参考图1b)。
118.第一节点a、第二存储电容c2的一端以及第二驱动晶体管tdr2的栅极gdr2电连接至第三节点c。举例来说，二极管的第三电极s1及/或开关薄膜晶体管的漏极d2通过穿过层间介电层130的第十三接触孔v13而电连接至栅极gdr2。基于前述，第二驱动晶体管tdr2的栅极gdr2通过逆变器ivt而电连接开关元件tsw2的源极ssw。
119.漏极dse以及源极sse分别通过穿过层间介电层130以及栅介电层120的第十四接触孔v14以及第十五接触孔v15而电连接至半导体沟道结构smse的漏极区dr6以及源极区sr6。
120.在一些实施例中，第二电极d1(请参考图1b)、第三电极s1(请参考图1b)、漏极d2(请参考图1b)、源极s2(请参考图1b)、漏极dsw、源极ssw、漏极ddr1、源极sdr1、漏极ddr2、源极sdr2、漏极dse以及源极sse属于相同图案化膜层。换句话说，第二电极d1、第三电极s1、漏极d2、源极s2、漏极dsw、源极ssw、漏极ddr1、源极sdr1、漏极ddr2、源极sdr2、漏极dse以及源极sse是于同一个图案化制作工艺中所定义出来。在一些实施例中，第二电极d1、第三电极s1、漏极d2、源极s2、漏极dsw、源极ssw、漏极ddr1、源极sdr1、漏极ddr2、源极sdr2、漏极dse以及源极sse具有相同的材料。
121.第一驱动晶体管tdr1的漏极ddr1与第二驱动晶体管tdr2的漏极ddr2彼此电连接。漏极ddr1与漏极ddr2电连接至信号线，并通过信号线而电连接至电压vdd2。在一些实施例中，电压vdd1实质上等于电压vdd2。第一驱动晶体管tdr1的源极sdr1、第二驱动晶体管tdr2的源极sdr2、第一存储电容c1的另一端、第二存储电容c2的另一端、重置晶体管tse的漏极dse以及发光二极管的一端电连接至第四节点d。
122.第一存储电容c1电连接第一驱动晶体管tdr1的栅极gdr1以及第一驱动晶体管tdr1的源极sdr1。第二存储电容c2电连接第二驱动晶体管tdr2的栅极gdr2以及第二驱动晶
体管tdr2的源极sdr2。发光二极管el电连接第一驱动晶体管tdr1的源极sdr1以及第二驱动晶体管tdr2的源极sdr2。重置晶体管tse的漏极dse电连接至驱动晶体管tdr1的源极sdr1以及第二驱动晶体管tdr2的源极sdr2。重置晶体管tse的源极sse电连接至电压vsus。发光二极管el例如是微型发光二极管、有机发光二极管或其他发光元件。
123.图3是依照本发明的一实施例的一种像素电路的操作信号时序图。在图3中，横向表示时间，纵向表示电压的大小。另外，图3中的电压vd表示第四节点d上的电压。
124.请同时参考图2a以及图3，首先重置像素电路px的信号。具体地说，提高扫描线电压vscan以及重置电压vreset以开启开关元件tsw2的栅极gsw以及重置晶体管tse的栅极gse。同时，将数据线电压vdata调整至参考电压电平vref。此时，第一驱动晶体管tdr1的栅极gdr1以及第二驱动晶体管tdr2的栅极gdr2都为关闭状态，其中栅极gdr1上的电压vdr1实质上等于逆变器ivt的输入电压vin，且栅极gdr2上的电压vdr2实质上等于逆变器ivt的输出电压vout。在一些实施例中，在重置像素电路px的信号时，逆变器ivt的输入电压vin等于输出电压vout。
125.接着，对第一存储电容c1充电。具体地说，降低重置电压vreset以关闭重置晶体管tse的栅极gse。同时，持续开启开关元件tsw2的栅极gsw，并将数据线电压vdata调整至高电压电平vdata+(例如为正电压)，由此提升第一驱动晶体管tdr1的栅极gdr1上的电压vdr1，以开启第一驱动晶体管tdr1的栅极gdr1。同时，逆变器ivt的输入电压vin亦被提升，因此，开关薄膜晶体管tsw1的栅极g会被开启，并使逆变器ivt的输出电压vout下降。这导致了第二驱动晶体管tdr2的栅极gdr2上的电压vdr2下降，并关闭第二驱动晶体管tdr2的栅极gdr2。经如此操作后，第一存储电容c1的两端存在电压差，由此可以对第一存储电容c1进行充电。
126.然后，降低扫描线电压vscan，并将数据线电压vdata降至参考电压电平vref。由于第一存储电容c1电连接至第一驱动晶体管tdr1的栅极gdr1，即使关闭开关元件tsw2的栅极gsw，第一驱动晶体管tdr1的栅极gdr1仍可维持开启一段时间。由于第一驱动晶体管tdr1的栅极gdr1已被开启，发光二极管el可以由通过第一驱动晶体管tdr1的电流点亮。同时，由于第二驱动晶体管tdr2的栅极gdr2已被关闭，电流不会通过第二驱动晶体管tdr2(或只有很少量的电流可以通过)。
127.接着，再次重置像素电路px的信号，具体地说，提高扫描线电压vscan以及重置电压vreset以开启开关元件tsw2的栅极gsw以及重置晶体管tse的栅极gse。同时，维持数据线电压vdata于参考电压电平vref。此时，第一驱动晶体管tdr1的栅极gdr1以及第二驱动晶体管tdr2的栅极gdr2都为关闭状态。
128.然后，对第二存储电容c2充电。具体地说，降低重置电压vreset以关闭重置晶体管tse的栅极gse。同时，持续开启开关元件tsw2的栅极gsw，并将数据线电压vdata调整至低电压电平vdata-(例如为负电压)，由此降低第一驱动晶体管tdr1的栅极gdr1上的电压vdr1，并关闭第一驱动晶体管tdr1的栅极gdr1。同时，逆变器ivt的输入电压vin亦被降低，因此，开关薄膜晶体管tsw1的栅极g会被关闭，并使逆变器ivt的输出电压vout上降。这导致了第二驱动晶体管tdr2的栅极gdr2上的电压vdr2上升，并开启第二驱动晶体管tdr2的栅极gdr2。经如此操作后，第二存储电容c2的两端存在电压差，由此可以对第二存储电容c2进行充电。
129.然后，降低扫描线电压vscan，并将数据线电压vdata提升至参考电压电平vref。由于第二存储电容c2电连接至第二驱动晶体管tdr2的栅极gdr2。由于第二驱动晶体管tdr2的栅极gdr2已被开启，发光二极管el可以由通过第二驱动晶体管tdr2的电流点亮。同时，由于第一驱动晶体管tdr1的栅极gdr1已被关闭，电流不会通过第一驱动晶体管tdr1(或只有很少量的电流可以通过)。在一些实施例中，电压vdd1在第二驱动晶体管tdr2开启后转为0电位，此时二极管tload的栅极关闭，加上开关薄膜晶体管tsw1已关闭，因此，此时逆变器不工作。由于第二存储电容c2电连接至第二驱动晶体管tdr2的栅极gdr2，即使关闭逆变器，第二驱动晶体管tdr2的栅极gdr2仍可维持开启一段时间。在其他实施例中，电压vdd1为固定电位，当第二驱动晶体管tdr2开启时第二存储电容c2只作为稳定第二驱动晶体管tdr2的栅极电压的作用。
130.基于上述，由于轮流通过第一驱动晶体管tdr1以及第二驱动晶体管tdr2点亮发光二极管el，可以降低第一驱动晶体管tdr1以及第二驱动晶体管tdr2各自受到电流压力的时间，由此改善第一驱动晶体管tdr1以及第二驱动晶体管tdr2的衰退问题。
131.图4是依照本发明的一实施例的一种像素电路的逆变器的输入电压与输出电压曲线图。关于像素电路的具体结构可以参考前述实施例，于此不再赘述。表1显示了发光二极管el的亮度为l0以及亮度为l255时的逆变器的输入电压vin、输出电压vout、电压vsus以及电压vgs，其中电压vgs为第一驱动晶体管tdr1的栅极与源极之间的压差或第二驱动晶体管tdr2的栅极与源极之间的压差。
132.表1
[0133][0134]
请参考图2a、图3、图4以及表1，在数据线电压为低电压电平vdata-的期间，逆变器ivt的输入电压vin为负值且输出电压vout为正值，此时第一驱动晶体管tdr1的栅极关闭而第二驱动晶体管tdr2的栅极开启。在输出电压vout为5v且输入电压vin为-10v时，第二驱动晶体管tdr2提供的电流使发光二极管el的亮度为l255。
[0135]
在输出电压vout为0v且输入电压vin为0v时，发光二极管el不发光(亮度为l0)。
[0136]
在数据线电压为高电压电平vdata+的期间，逆变器ivt的输入电压vin为正值且输出电压vout为负值，此时第二驱动晶体管tdr2的栅极关闭而第一驱动晶体管tdr1的栅极开
启。在输出电压vout为-3v且输入电压vin为5v时，第一驱动晶体管tdr1提供的电流使发光二极管el的亮度为l255。
[0137]
在一些实施例中，数据线电压vdata为-10v至5v，逆变器ivt的输出电压vout为-3v至5v，且第一驱动晶体管tdr1的栅极与源极之间的压差以及第二驱动晶体管tdr1的栅极与源极之间的压差vgs为-4v至4v。