号 GB_N，输出端连接上述第二晶体管T2的栅极。
[0062] 第二晶体管T2的源极和漏极中的一个连接上述第一移位寄存器单元U1_N所输出 的第一扫描信号GA_N，另一个连接上述输出端子So。
[0063] 在上述子逻辑运算器U3_N中，通过两个晶体管Tl和T2实现了上述两个逻辑与运 算，并通过输出端子So的连接关系实现了上述逻辑或运算，最终可以通过简单的电路结构 实现上述逻辑运算器的功能。该电路中的每一器件均可以集成在阵列基板上，可以在制作 流程中避免外接电路板上制作驱动芯片的工艺。
[0064] 可以理解的是，图2中所示的电路结构同样可以用于构成一个子逻辑运算器，且 图4所示出的电路结构可以视作图2所示出的逻辑门电路的一种具体实现方式。当然，基 于图2所示出的结构，本领域技术人员还可以通过选择每一单元的具体电路结构得到其他 形式下的子逻辑运算器，本发明对此不做限制。
[0065] 在上述任意一种扫描驱动电路结构的基础上，上述具有第一时钟周期Tl的一 组时钟信号CLKA可以包括相位依次相差Ι/m个第一时钟周期的m个时钟信号CLKA_1、 CLKA_2、……、CLKA_m ;上述具有第二时钟周期T2的一组时钟信号CLKB包括相位依次相差 1/n个第二时钟周期的η个时钟信号CLKB_1、CLKB_2、……、CLKB_n。其中，m和η均为大 于等于2的整数。基于此，第一移位寄存器11与第二移位寄存器12均可以工作在多相时 钟信号下，较单相时钟信号而言具有更高的可靠性。当然，上述具有第一时钟周期Tl的一 组时钟信号CLKA也可以仅包括一个时钟信号，上述具有第二时钟周期T2的一组时钟信号 CLKB仅包括一个时钟信号，其并不影响本发明技术方案的实施。
[0066] 具体地，上述第三时钟周期T3、上述m和上述η根据上述补偿信号的波形来进行设 定。以m = 2, η = 8的情况为例，图5是本发明一个实施例中一种扫描驱动电路的电路时 序图，参见图5 :
[0067] 上述第三时钟周期Τ3是上述第一时钟周期Tl的一半，而第一时钟周期Tl是上述 第二时钟周期T2的四分之一。从而，在GB_1为高电平的期间，第一时钟信号CLKl会输出 八个脉冲（因为第三时钟周期T3是第二时钟周期T2的八分之一），而SC_1在此期间就会 与第一时钟信号CLKl具有相同的波形（也就是八个上述"第一类脉冲"）。而在适当的设 置下，GB_1的下降沿可以与GA_1的上升沿对齐，从而使得SC_1包括与GA_1相应的一个脉 冲（也就是一个上述"第二类脉冲"），从而形成如图5中SC_1所示的补偿信号波形。以上 述过程为例，其他补偿信号的生成均是通过类似地过程来形成的。由此可见，第三时钟周期 T3与第二时钟周期T2之间的比值决定了补偿信号中会具有多少个第一类脉冲（由第一时 钟信号CLKl提供）；CLKA中所有的时钟信号则会通过对第一移位寄存器11的驱动来决定 补偿信号中会具有什么样的第二类脉冲。因此，本领域技术人员可以依次对上述扫描驱动 电路中的各项参量进行调整以获得所需要的补偿信号。
[0068] 需要说明的是，上述第三时钟周期T3需要小于第二时钟周期T2才能使补偿信号 具有至少一个第一类脉冲，而满足这一条件的前提下第一时钟周期T1、第二时钟周期T2和 第三时钟周期T3则可以根据需要任意设置。
[0069] 另一方面，上述第一移位寄存器单元与上述第二移位寄存器单元可以具有相同的 电路结构。举例来说，图6是本发明一个实施例中一种第一移位寄存器单元的电路结构图。 参见图6,该第一移位寄存器单元U1_N包括第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄 膜晶体管M3、第四薄膜晶体管M4、第一电容Ca、第二电容Cb以及电阻R1。其中，Ml可以在 GA_N-1的高电平到来时开启，并上拉M3栅极处的电位；接下来M1、M2、M4均关闭而CLKA_1 转为高电平时，第一电容Ca的电压保持作用下M3栅极处的电位被进一步上拉，同时可以使 GA_N也转为高电平。而当GA_N+1转为高电平时，M2和M4就会处于开启状态下拉M3栅极 处的电位以及GA_N处的电位，从而使得GA_N恢复为低电平。同时，第二电容Cb和电阻Rl 可以对输出信号进行滤波，实现GA_N处信号的稳定。由此，该第一移位寄存器单元U1_N可 以完成一次"低电平-高电平-低电平"的输出，也就是"在上述具有第一时钟周期Tl的一 组时钟信号CLKA的驱动下将来自上一级移位寄存器单元U1_N-1的上一行的第一扫描信号 GA_N-1延迟输出为本行的第一扫描信号GA_N"，其他移位寄存器单元同理。
[0070] 而对应于图5中的电路时序，具有如6所示的电路结构的第一移位寄存器单元 U1_1、U1_2、...、U1_N-1、U1_N、...、Ul_Lc 会依次连接 CLKA_1、CLKA_2、CLKA_1、CLKA_2、......。 而具有如6所示的电路结构的第二移位寄存器单元U2_1、U2_2、"·、υ2_Ν-1、υ2_Ν、…、 U2_Lc 则会依次连接 CLKB_1、CLKB_2、CLKB_3、......、CLKB_7、CLKB_8、CLKB_1、CLKB_2、 CLKB_3、……。基于此，如图5所示的第一起始信号STV_A输入到Ul_l的Ml栅极上时，第 一移位寄存器11就会如图5中GA_1、GA_2、GA_3所示的那样在CLKA_1和CLKA_2的驱动下 逐行地输出第一扫描信号GA。而在如图5所示的第二起始信号STV_B输入到U2_l的Ml栅 极上时，第二移位寄存器12就会如图5中GB_1、GB_2、GB_3所示的那样在CLKB_1至CLKA_8 的驱动下逐行地输出第二扫描信号GB。
[0071] 基于同样的发明构思，图7是本发明一个实施例中一种扫描驱动电路的驱动方法 的步骤流程图，该扫描驱动电路可以是上述任意一种的扫描驱动电路。参见图7,该方法包 括：
[0072] 步骤701 :在第二时钟信号的一个上升沿之前向所述第二移位寄存器输入第一起 始信号，以使所述第二移位寄存器开始逐行地输出第二扫描信号；所述第二时钟信号是所 述第二移位寄存器所连接的一组时钟信号中的一个时钟信号；
[0073] 步骤702 :在所述第二时钟信号的所述上升沿之后向所述第一移位寄存器输入第 二起始信号，以使所述第一移位寄存器开始逐行地输出第一扫描信号；任一行的所述第二 扫描信号由第一电平转为第二电平的时刻不晚于该行的第一扫描信号开始输出的时刻。
[0074] 可以看出，上述图5以及相关的记载可以视为本发明实施例的一种具体示例，在 此不再赘述。
[0075] 基于同样的发明构思，本发明实施例提供一种阵列基板，包括上述任意一种的扫 描驱动电路。举例来说，该阵列基板可以是GOA (Gate Driver On Array，阵列基板行驱动） 类型的阵列基板，从而包括如图4所示的或非门电路的扫描驱动电路可以形成在该阵列基 板上。由于该阵列基板包括上述任意一种的扫描驱动电路，因而可以解决同样的技术问题， 达到类似的技术效果。
[0076] 基于同样的发明构思，本发明实施例提供一种显示装置，包括上述任意一种的阵 列基板（比如GOA类型的阵列基板），或者上述任意一种的扫描驱动电路（比如设置在阵列 基板周边的电路板上）。需要说明的是，本实施例中的显示装置可以为：显示面板、手机、平 板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于该 显示装置均包括上述任意一种的扫描驱动电路或上述任意一种的阵列基板，因而可以解决 同样的技术问题，达到类似的技术效果。
[0077] 由上述技术方案可知，本发明所提供的扫描驱动电路可以在合适的信号时序设置 下生成具有特定波形的补偿信号。具体来说，补偿信号在部分时间内的波形与时钟信号的 波形重合，在其他时间内的波形与扫描信号的波形重合，因而可以包括若干个第一类脉冲 (来自时钟信号）和一个第二类脉冲（来自扫描信号），为多种OLED像素电路提供所需的 补偿信号。
[0078] 在本发明的描述中需要说明的是，术语"上"、"下"等指示的方位或位置关系为基 于附图所示的方位或位置关系，仅是为了便于描述本