第四输出控制模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第四控制节点； 第三输出模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第二输出端；以及， 第四输出模块，用于在所述第四控制节点的控制下，将所述第一电平输入到所述第二输出端； 所述第一时钟信号和所述第二时钟信号反相。2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段和第一维持阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平； 所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平； 所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到所述第二控制节点； 所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制将所述第一时钟信号输出至所述第一输出端； 所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的控制下，控制所述第一输出端输出所述第一电平。3.如权利要求2所述的移位寄存器单元，其特征在于， 所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效； 所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平； 所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平； 所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点接入； 所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于在所述第三控制节点的控制下，控制将所述第二时钟信号输出至所述第二输出端； 所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第一电平；所述第一输出阶段为所述第二起始阶段； 所述第二输出阶段比所述第一输出阶段延迟半个时钟周期； 所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。4.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及， 第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。5.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。6.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输出控制模块包括: 第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及， 第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。7.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。8.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。9.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及， 第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。10.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及， 第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。11.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。12.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输出控制模块包括: 第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及， 第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。13.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。14.如权利要求3所述的移位寄存器单元，其特征在于，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。15.如权利要求3所述的移位寄存器单元，其特征在于，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及， 第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。16.一种移位寄存器单元的驱动方法，其特征在于，包括: 在第一时钟信号的控制下，第一输入模块将起始信号输入到第一控制节点； 在所述第一时钟信号的控制下，第二输入模块将第一电平输入到第二控制节点； 在第二时钟信号和所述第二控制节点的控制下，第一输出控制模块将第二电平输入到所述第一控制节点； 在所述第一控制节点的控制下，第二输出控制模块将所述第一时钟信号输入到所述第二控制节点； 在所述第一控制节点的控制下，第一输出模块将所述第一时钟信号输入到所述第一输出立而; 在所述第二控制节点的控制下，第二输出模块将所述第一电平输入到所述第一输出端; 在所述第二时钟信号的控制下，第三输入模块控制将所述第一控制节点的信号输入到第三控制节点； 在所述第二时钟信号的控制下，第四输入模块将第一电平输入到第四控制节点； 在第一时钟信号和所述第四控制节点的控制下，第三输出控制模块将所述第二电平输入到所述第三控制节点； 在所述第三控制节点的控制下，第四输出控制模块将所述第二时钟信号输入到所述第四控制节点； 在所述第三控制节点的控制下，第三输出模块所述第二时钟信号输入到所述第二输出端；以及， 在所述第四控制节点的控制下，第四输出模块将所述第一电平输入到所述第二输出端。17.一种移位寄存器，其特征在于，包括多级如权利要求1至15中任一权利要求所述的移位寄存器单元； 除了第一级移位寄存器单元之外，每一级移位寄存器单元包括的起始信号输入端与相邻上一级移位寄存器单元的第三控制节点连接。18.—种显示装置，其特征在于，包括权利要求17所述的移位寄存器。
【专利摘要】本发明提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。移位寄存器单元包括第一移位寄存模块和第二移位寄存模块；第一移位寄存模块包括：第一输入模块，将起始信号输入到第一控制节点；第二输入模块，将第一电平输入到第二控制节点；第一输出控制模块，将第二电平输入到第一控制节点；第二输出控制模块，将第一时钟信号输入到第二控制节点；第一输出模块，将第一时钟信号输入到第一输出端；以及，第二输出模块，将第一电平输入到第一输出端；所述第二移位寄存模块包括第二输出端、第三输入模块、第四输入模块、第三输出控制模块、第四输出控制模块、第三输出模块以及第四输出模块。本发明可以减少晶体管的个数，利于实现窄边框。
【IPC分类】G11C19/28, G09G3/32
【公开号】CN104900189
【申请号】CN201510346044
【发明人】马占洁
【申请人】京东方科技集团股份有限公司
【公开日】2015年9月9日
【申请日】2015年6月19日