入上一级第N-1级GOA单元的级传信号(Q(N-1))、第二输入端(B)接入全局信号(Gas)，输出端(D)输出上一级第N-1级GOA单元的级传信号(Q(N-1))与全局信号(Gas)的或非逻辑处理结果；所述第二或非门(Y2)的第一输入端(A’)接入第一时钟信号(CKl)、第二输入端(B’ )接入全局信号(Gas)，输出端(D’ )将第一时钟信号(CKl)与全局信号(Gas)的或非逻辑处理结果作为第一反相时钟信号(XCKl)输出；所述输入控制模块(I)用于将上一级第N-1级GOA单元的级传信号(Q(N-1))与全局信号(Gas)的或非逻辑处理结果反相得到反相级传信号(XQ (N))，并将反相级传信号(XQ(N))输入锁存模块(3); 所述锁存模块(3)包括一第一反相器(Fl)，所述第一反相器(Fl)的输入端(K)输入反相级传信号(XQ(N))，输出端(L)输出级传信号(Q(N));所述锁存模块(3)用于对级传信号(Q(N))进行锁存； 所述信号处理模块(4)接入级传信号(Q(N))、第二时钟信号(CK2)、恒压高电位信号(VGH)、恒压低电位信号(VGL)、及全局信号(Gas)，用于对第二时钟信号(CK2)与级传信号(Q(N))做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号(G(N));对第二时钟信号(CK2)与级传信号(Q(N))做与逻辑处理的结果和全局信号(Gas)进行或非逻辑处理，实现全局信号(Gas)控制各级扫描驱动信号(G(N))全部同时上升为高电位； 所述输出缓冲模块(5)包括依次串联的多个第二反相器(F2)，用于输出扫描驱动信号(G(N))并增加扫描驱动信号(G(N))的驱动能力； 所述存储电容(7)的一端电性连接级传信号(Q(N))，另一端接地，用于存储级传信号(Q(N))的电位； 所述全局信号(Gas)包含单个脉冲，其为高电位时，控制各级扫描驱动信号(G(N))全部同时上升为高电位，同时控制所述第一或非门(Yl)与第二或非门(Y2)均输出低电位，从而控制反相级传信号(XQ(N))为高电位，再通过所述锁存模块(3)内的第一反相器(Fl)拉低各级级传信号(Q(N))的电位，对各级级传信号(Q(N))进行清零复位。2.如权利要求1所述的CMOSGOA电路，其特征在于，所述输入控制模块(I)还包括依次串联的第一 P型TFT(Tl)、第二 P型TFT(T2)、第三N型TFT(T3)、与第四N型TFT (T4)；所述第一 P型TFT(Tl)的栅极接入第一反相时钟信号(XCKl)、源极接入恒压高电位信号(VGH);所述第二 P型TFT(T2)与第三N型TFT (T3)的栅极均连接所述第一或非门(Yl)的输出端(D);所述第二 P型TFT(T2)与第三N型TFT (T3)的漏极相互连接，输出反相级传信号(XQ(N));所述第四N型TFT(T4)的栅极接入第一时钟信号(CKl)、源极接入恒压低电位信号(VGL); 所述锁存模块(3)还包括依次串联的第五P型TFT (T5)、第六P型TFT (T6)、第七N型TFT (T7)、与第八N型TFT (T8);所述第五P型TFT (T5)的栅极接入第一时钟信号(CKl)、源极接入恒压高电位信号(VGH);所述第六P型TFT(T6)与第七N型TFT(T7)的栅极均接入级传信号(Q(N));所述第六P型TFT(T6)与第七N型TFT(T7)的漏极相互连接，并电性连接所述第二 P型TFT (T2)与第三N型TFT (T3)的漏极；所述第八N型TFT (T8)的栅极接入第一反相时钟信号(XCKl)、源极接入恒压低电位信号(VGL); 所述信号处理模块(4)包括:第九P型TFT (T9)，所述第九P型TFT (T9)的栅极接入全局信号(Gas)，源极接入恒压高电位信号(VGH);第十P型TFT (TlO)，所述第十P型TFT (TlO)的栅极接入级传信号(Q (N))，源极电性连接于第九P型TFT (T9)的漏极，漏极电性连接于节点(A(N));第^^一 P型TFT(Tll)，所述第^^一 P型TFT(Tll)的栅极接入第二时钟信号(CK2)，源极电性连接于第九P型TFT (T9)的漏极，漏极电性连接于节点(A(N));第十二 N型TFT (T12)，所述第十二 N型TFT (T12)的栅极接入级传信号(Q (N))，漏极电性连接于节点(A(N));第十三N型TFT(T13)，所述第十三N型TFT(T13)的栅极接入第二时钟信号(CK2)，漏极电性连接于所述第十二 N型TFT(T12)的源极，源极接入恒压低电位信号(VGL);第十四N型TFT(T14)，所述第十四N型TFT(TH)的栅极接入全局信号(Gas)，源极接入恒压低电位信号(VGL)，漏极电性连接于节点(A(N))。3.如权利要求2所述的CMOSGOA电路，其特征在于，所述输出缓冲模块(5)包括依次串联的三个第二反相器(F2)，最靠近信号处理模块(4)的第二反相器(F2)的输入端(K’ )电性连接所述节点(A (N))，最远离信号处理模块(4)的第二反相器(F2)的输出端(L’)输出扫描驱动信号(G(N))。4.如权利要求1所述的CMOSGOA电路，其特征在于，所述第一反相器(Fl)由一第十五P型TFT(T15)串联一第十六N型TFT (T16)构成，所述第十五P型TFT (T15)与第十六N型TFT(T16)的栅极相互电性连接构成该第一反相器(Fl)的输入端(K)并输入反相级传信号(XQ (N))，所述第十五P型TFT (T15)的源极接入恒压高电位信号(VGH)，所述第十六N型TFT(T16)的源极接入恒压低电位信号(VGL)，所述第十五P型TFT (T15)与第十六N型TFT(T16)的漏极相互电性连接构成该第一反相器(Fl)的输出端(L)并输出级传信号(Q(N))05.如权利要求3所述的CMOSGOA电路，其特征在于，所述第二反相器(F2)由一第十七P型TFT(T17)串联一第十八N型TFT (T18)构成，所述第十七P型TFT (T17)与第十八N型TFT(TlS)的栅极相互电性连接构成该第二反相器(F2)的输入端(K’)，所述第十七P型TFT (Tl7)的源极接入恒压高电位信号(VGH)，所述第十八N型TFT (T18)的源极接入恒压低电位信号(VGL)，所述第十七P型TFT (Tl7)与第十八N型TFT (T18)的漏极相互电性连接构成该第二反相器(F2)的输出端(L’ );前一个第二反相器(F2)的输出端(L’ )电性连接后一个第二反相器(F2)的输入端(K’ )。6.如权利要求1所述的CMOSGOA电路，其特征在于，所述第一或非门(Yl)包括第十九P 型 TFT (T19)、第二十 P 型 TFT (T20)、第二^^一 N 型 TFT (T21)、及第二十二 N 型 TFT (T22)；所述第二十P型TFT(T20)与第二^^一 N型TFT(T21)的栅极相互电性连接构成该第一或非门(Yl)的第一输入端(A)并接入上一级第N-1级GOA单元的级传信号(Q(N-1));所述第十九P型TFT(T19)与第二十二 N型TFT (T22)的栅极相互电性连接构成该第一或非门(Yl)的第二输入端⑶并接入全局信号(Gas);所述第十九P型TFT(T19)的源极接入恒压高电位信号(VGH)，漏极电性连接第二十P型TFT (T20)的源极；所述第二^^一 N型TFT (T21)与第二十二 N型TFT (T22)的源极均接入恒压低电位信号(VGL);所述第二十P型TFT (T20)、第二i^一 N型TFT (T21)、及第二十二 N型TFT (T22)的漏极相互电性连接构成该第一或非门(Yl)的输出端(D)并输出上一级第N-1级GOA单元的级传信号(Q(N-1))与全局信号(Gas)的或非逻辑处理结果。7.如权利要求1所述的CMOSGOA电路，其特征在于，所述第二或非门(Y2)包括二十三P 型 TFT (T23)、第二十四 P 型 TFT (T24)、第二十五 N 型 TFT (T25)、及第二十六 N 型 TFT (T26)；所述第二十四P型TFT (T24)与第二十五N型TFT (T25)的栅极相互电性连接构成该第二或非门(Y2)的第一输入端(A’)并接入第一时钟信号(CKl);所述第二十三P型TFT(T23)与第二十六N型TFT(T26)的栅极相互电性连接构成该第二或非门(Y2)的第二输入端(B’ )并接入全局信号(Gas);所述第二十三P型TFT(T23)的源极接入恒压高电位信号(VGH)J^极电性连接第二十四P型TFT (T24)的源极；所述第二十五N型TFT (T25)与第二十六N型TFT (T26)的源极均接入恒压低电位信号(VGL);所述第二十四P型TFT (T24)、第二十五N型TFT(T25)、及第二十六N型TFT(T26)的漏极相互电性连接构成该第二或非门(Y2)的输出端Φ’ )并输出第一反相时钟信号(XCKl)。8.如权利要求2所述的CMOSGOA电路，其特征在于，在第一级GOA单元中，所述第一或非门(Yl)的第一输入端(A)接入电路启动信号(STV)。
【专利摘要】本发明提供一种CMOS？GOA电路，在输入控制模块(1)中设置第一或非门(Y1)与第二或非门(Y2)，将第一或非门(Y1)的两输入端分别接入上一级GOA单元的级传信号(Q(N-1))与全局信号(Gas)，将第二或非门(Y2)的两输入端分别接入第一时钟信号(CK1)与全局信号(Gas)，当全局信号(Gas)为高电位时，控制各级扫描驱动信号(G(N))全部同时上升为高电位，同时控制第一或非门(Y1)与第二或非门(Y2均输出低电位，从而控制反相级传信号(XQ(N))为高电位，再通过锁存模块(3)内的第一反相器(F1)拉低各级级传信号(Q(N))的电位，进行清零复位，无需单独设置复位模块，减小了GOA电路的面积；此外，通过设置存储电容(7)来提高电路的稳定性。
【IPC分类】G09G3/36
【公开号】CN105070263
【申请号】CN201510557210
【发明人】赵莽
【申请人】深圳市华星光电技术有限公司, 武汉华星光电技术有限公司
【公开日】2015年11月18日
【申请日】2015年9月2日